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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证讨论 › 请教verilog中一个语法问题
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查看: 1855|回复: 2

[求助] 请教verilog中一个语法问题

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saberhp
发表于 2012-12-5 12:23:36 | 显示全部楼层 |阅读模式

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ONE[0+:WIDTH]这里WIDTH是一个parameter,ONE是一个loacalparam,这句话中0+是啥意思啊？
verilog

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gaurson
发表于 2012-12-6 00:11:14 | 显示全部楼层
应该是ONE的第0到第0+WIDTH位。
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saberhp
 楼主| 发表于 2012-12-31 14:08:56 | 显示全部楼层
回复 2# gaurson
谢谢。
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