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查看: 4844|回复: 6

[求助] PLL中divider的设计

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发表于 2012-11-20 10:39:26 | 显示全部楼层 |阅读模式

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各位好!

     在pll设计时,一般VCO的输出是差分的,而PFD的输出是单端的,如果用差分的divider,最终还是要用其单端输出接到PFD的输入,差分的divider不是浪费功耗了吗?如果用单端的divider,VCO一般都是LC cross-couple的差分的,这样相当于VCO的差分用处已经不存在了?

     在用差分divider的时候,大家是不是认为在分频过程中的一部分共面噪声可以抑制掉,只不过差分的divider,只用其中的一端接到PFD上?

     初次接触PLL,请大家不吝指教!

谢谢!
发表于 2012-11-20 12:07:27 | 显示全部楼层
VCO的输出接buffer,在BUFFER里面做双转单
 楼主| 发表于 2012-11-20 14:01:41 | 显示全部楼层
回复 2# castrader

    buffer可以用运放实现吗?差分输入,单端输出接到divider?

     谢谢!
发表于 2012-11-20 14:42:59 | 显示全部楼层
这有什么浪费的,速度不高用单端,频率太快只能用差分的
发表于 2014-3-26 23:48:23 | 显示全部楼层
回复 1# ustc_zg


   ynoschematic
发表于 2022-9-16 10:05:04 | 显示全部楼层


bluess 发表于 2012-11-20 14:42
这有什么浪费的,速度不高用单端,频率太快只能用差分的


学习了
发表于 2022-9-19 09:06:41 | 显示全部楼层
别纠结这么多,自己看看divider链路的架构就明白了,divider链路中的可编程分频器的输出就是单端的
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