HspiceD中Verilog器件仿真

huang_cq · 发表于 2012-11-3 16:10:53

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小弟用veriloga写了一个10位ADC，用spectrum仿真，输入正弦模拟信号，可以正常得到正弦数字输出。但是，用HspiceD仿真时，报错提醒：“ERROR: Netlister: unableto descend into any of the views defined in the view list: ‘hspiceD spicecoms_sch cmos.sch schematic’ for instance I1 in cell testinput2”，其中I1为电路中的Verilog ADC。通过查阅资料和论坛上的建议，知道了要在网表里面加入.hdl命令将Verilog器件调用在HspiceD中，但是通过simulation-netlist-creat无法产生网表，请问各位有经验的朋友，怎么把.hdladc_10bit_ideal写在HspiceD网表中，真心跪求！

hi_china59 · 发表于 2012-11-3 16:48:41

please upload it

huang_cq · 发表于 2012-11-3 17:44:15

回复 2# hi_china59
这个仿真环境里面在哪里找upload啊？

[求助] HspiceD中Verilog器件仿真

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