DC约束~~求助

热水加冰 · 发表于 2012-11-1 14:09:42

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set_input_delay -clock DCLK -max 1 [get_ports DCLK]

有老师解释一下上面语句什么意思吗?它可以被DC识别
但我看了好多资料都不知道这里的get_ports DCLK 代表什么意思，一般不都是get_ports A (A代表输入端口)吗？

cnasic@163.com · 发表于 2012-11-1 15:22:28

我的理解是这个端口的名字就叫DCLK，这个端口输入的是时钟

love80238023 · 发表于 2012-11-1 15:30:34

get_ports后面是port名称，这个port可能输入的是数据、信号、时钟，看你的设计

热水加冰 · 发表于 2012-11-1 15:31:54

回复 2# cnasic@163.com

那对时钟端口设置set_input_delay有意义吗，没有这种说法啊。

chrisyl · 发表于 2012-11-1 15:49:31

回复 4# 热水加冰

好像是不该这么设

SKILLER · 发表于 2012-11-1 16:15:46

这是想给时钟添加输入延时么？

热水加冰 · 发表于 2012-11-1 17:32:03

回复 6# SKILLER

不知道啊。因为我所综合的电路都很小，所以不知道有什么影响。

这条语句能不能是对DCLK所控制网络里所有输入都设置最大延迟是1？

陈涛 · 发表于 2012-11-2 14:22:11

野路子玩法

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