MLC/TLC NAND flash 40-bit 60-bit BCH ECC 逻辑设计

txdrxd · 发表于 2011-9-2 18:58:47

请问有没有更详细点的介绍？

jansan707 · 发表于 2011-9-9 16:02:24

最近在用FPGA实现BCH的编码与解码，由于要考虑到硬件的实现，并且没有足够的rom空间，最大的总线传输能力位8*8bit，总共要编码的信息码元位长度为4kbytes，不知道在实际进行编码时一次能进行多少位的编码。考虑到硬件的实现，要分成多少份来实现。急切恳求各位达人伸出援助之手，

s_ki1001 · 发表于 2011-9-11 21:28:15

本帖最后由 s_ki1001 于 2011-9-11 21:43 编辑

回复 11# txdrxd
该BCH ECC IP的特点介绍

lOptimized for 1KB ECC data blocks

lSupports multi-level (12/24/60) ECC on the same hardware

lLow area implementation, finite field multiplier can be reduced to one

lLow power consumption with fine-grained clock-gating technology

lZero latency for ECC encoding and decoding

lLow ECC correction latency with architectural innovation

lConfigurable parallel level for BCH encoding and decoding

lConfigurable parallel level for CHIEN search

lSupports pipelined BCH decoding + error correction in correction block level

lSilicon proven

s_ki1001 · 发表于 2011-9-22 23:07:37

回复 12# jansan707

需要先确定4kByte数据的传输延时才能确定所需采用的架构。

txdrxd · 发表于 2011-12-8 22:41:35

本团队具有多年NAND flash controller设计研发经验，对于超多纠错bit ECC有成熟算法。
该算法特点,
1. 并 ...
s_ki1001 发表于 2011-2-24 19:10

登录/注册后可看大图

有没有具体的面积和纠错延时的参数呢？我们公司正在寻找这方面的IP

s_ki1001 · 发表于 2012-4-2 22:41:17

72 bit ecc is ready

jackywoo · 发表于 2012-7-26 21:58:37

请问有没有nand flash controller？

s_ki1001 · 发表于 2012-10-10 20:38:05

回复 16# s_ki1001
你好，谢谢你的关心，
我们现在有两大系列，一个是适用于FPGA的低面积高频率方案。一个是针对ASIC应用的低面积低延迟方案。
对于FPGA应用，有如下特点，
1. 采用创新方案，并广泛使用对偶基乘法器，分组乘法器，大大减少连线资源
2. 采用三级流水架构，做到纠错0延迟
3. 在V5 FPGA上，24bit ECC (1KB)使用6500 slices，最高频率超过150MHz

对于ASIC应用，有如下特点，
1. 纠错能力支持软件可配置，可从8,12,14...,72...中任意调节，配合不同NAND flash纠错要求
2. 支持任意数据块长度（<2kB)
3. 采用三级流水架构，做到纠错0延迟
4. 广泛使用对偶基乘法器，分组乘法器，大大减少乘法器开销
5. .13工艺下，运行频率超过200MHz，72bit ECC（纠错能力软件可随意配置，三级流水架构），少于19万门。革新算法，支持多种提前结束功能，功耗大大降低

以上两个系列IP，都已有多家客户采用，反馈良好。

borial · 发表于 2012-10-12 11:10:33

60bit在V5或V6上占用多少Slice啊?

s_ki1001 · 发表于 2012-10-13 21:10:14

回复 19# borial
手头暂时没有60bit的数据，
72bit的数据是v5 FPGA占用19392个slice

[原创] MLC/TLC NAND flash 40-bit 60-bit BCH ECC 逻辑设计

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