请教关于门级网表的仿真

kangm

请教：我的设计进行了综合，静态时序分析之后。都没有问题。现在进行网表仿真，编译通过，结果出现以下问题：# ** Error: G:/spi_netlist/cz6h_std.v(21976): $setup( posedge H01:3140 ns, posedge H02:3625 ns, 1 us );# ** Error: G:/spi_netlist/cz6h_std.v(21982): $width( negedge H02 &&& _docheck2:3550 ns, :3575 ns, 1 us );# ** Error: G:/spi_netlist/cz6h_std.v(21981): $width( posedge H02 &&& _docheck1:3475 ns, :3500 ns, 1 us );其中：cz6h_std.v 是我的库文件。跪谢！！！

gaurson

如果静态时序分析没有问题，那可能是你加的约束不够，没有把这个问题发现出来。这里提示的就是建立保持时间不满足要求，不过怎么解决，我没有什么思路。一般都是看是否有不定态扩散，然后追根述源，去找“罪魁祸首”，再想办法解决。

kangm

回复 2# gaurson


    我按照您说的去检查了   ，RTL级功能仿真通过后，进行了综合，最后还是出现了上述问题。。。。真心不会了。。。

gaurson

RTL功能仿真过了，只能说明功能没问题，不表示时序满足要求了。如果是FPGA，倒是可以不需要做网表仿真，直接下载到电路板上试试。

sailor

学习了，谢谢~

sailor

xiexie,学习了~

kangm

回复 2# gaurson


   那请问 我这个加的约束不够，应该改哪些约束呢？谢谢

gaurson

回复 7# kangm


    这个取决于你的设计了，这方面我没什么经验，一般最好时钟，以及时钟相关的输入输出都进行约束吧，不过看你的名字就是一个SPI，速率应该不大，可以不必要加入太多约束，先确定一下这些error是不是在仿真中一直都有，仿真结果是不是有不定态，然后再根据波形做分析。当然如果是FPGA，先直接下载试试，也不是坏事。