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小弟不才,去年毕业进入国内一家公司从事后端设计工作,由于公司规模不小,后端设计人数也多,划分很细致,这一年来我 主要从事的是RTL的DC综合,STA,形式验证,最后交付网表至LSI进行后续的PR。公司自己也有做PR的,只是能力稍缺,而小弟的第一个项目也是唯一的项目,规模超大,且是公司第一项28nm工艺,自己做不了,所以只能花钱让LSI帮忙。
遇到的问题重点是,这一年来,我主要工作都是在综合和STA,形式验证上,目前跟LSI的合作也是在前端开发人员和LSI之间做交付员,要么是帮忙前端做网表的ECO,要么是做LSI返回的DFT网表,layout网表等等的形式验证。
在工作之前我也做好了工作斑驳的心理准备,但是没有想到会这么繁杂,而且我还没有开始涉及后续的PR,ETS,SI等等耳熟能详的流程,每一步工作都要研究好一个软件,而软件的学习和使用过程中出现的问题必定很多很杂,这不像学校学习那样的系统性,总是东一块西一块的,做一会甚至心情都毛躁了。
前不久领导找我谈了一次话,主要是批评我一年的进步不如同期员工,要我多加努力,多主动一些,分担项目主管与外界的交付压力。
很郁闷的想了很长时间,仔细捋清了现在的情况:我在学校期间的确荒废掉了,数字知识很差现在也不行,编程能力一般不过一年来脚本的读写能力有所提高,对工具的把握还算可以,而其中最糟糕的是我所负责的逻辑综合工作时要与前端开发人员做接收交付的,在跟他们交流的时候他们总会谈论起设计功能问题,可怜我数字电路一窍不通,verilog学习也很一般,根本无法承担起交付责任。而这目前也是我的硬伤。由于与前端交流的问题存在,也导致我在项目流程中处于较偏的位置,对整体没有把握,对以后学习也不利。
我想求教大家:目前我所处的这种情况有什么好的建议?学习Verilog么?语法书已经看了很多了,可是扎进代码里面还是很难读懂啊!
在前后端交流中我该怎么改进现在这种被动的情况呢?重新学习数字电路?可是教材上的知识好像跟实际项目中差别巨大啊!或者说怎么能更好更快的把握目前项目中的各个代码模块功能呢?可能对前端不了解问的问题不专业。
如果能给点建议,真心感激! |
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