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查看: 5966|回复: 11

[求助] pll不能锁定的问题

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发表于 2012-7-10 10:19:00 | 显示全部楼层 |阅读模式

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各位大侠好,小弟在做一个多vco的锁相环,即VCO分高、中、低三个频段,其他的PFD、div、cp、lpf共用。高、中频均可正常锁定,但低频锁定时的控制电压如下图所示,很是奇怪。难道是lpf的原因?但低频下相位裕度也有40度呢?求高手指教,谢谢 v_tune.png
发表于 2012-7-10 10:46:16 | 显示全部楼层
回复 1# 血徒


    你的仿真精度是多少?maxstep?
 楼主| 发表于 2012-7-10 11:13:02 | 显示全部楼层
回复 2# lifusu


    谢谢您的回答。我直接设的moderate的defaults值,和这个有关系?低频是700M左右的,好像没必要吧,我换成maxsteps 1e-9试试,谢谢
发表于 2012-7-10 11:30:21 | 显示全部楼层
回复 1# 血徒

check divider and pfd function firstly
发表于 2012-7-10 11:37:02 | 显示全部楼层
40 degree is not enough
发表于 2012-7-10 23:18:23 | 显示全部楼层
本帖最后由 lifusu 于 2012-7-10 23:20 编辑

回复 3# 血徒


    maxstep对仿真结果影响很大,本来锁定的,仿真结果却显示错误的。
一般maxstep设置为输出周期小两个数量级,你700MHz的周期为1.4e-9,所以maxstep顶多14ps,甚至更小,不过你高频却可以,这个我也觉得奇怪。。有可能是楼上几位哥们提出的问题,嘿嘿
发表于 2012-7-10 23:25:00 | 显示全部楼层
回复 3# 血徒


   对了,还有从你图中看出,你控制电压的纹波好大啊,呵呵,可能是哪个模块没有设计好吧。
我说的不一定对,大家批评指正,嘿嘿。

Vc.jpg
 楼主| 发表于 2012-7-11 14:15:35 | 显示全部楼层
回复 4# fuyibin


    谢谢,我也很怀疑这两个的问题,去check一下
 楼主| 发表于 2012-7-11 14:16:50 | 显示全部楼层
回复 5# liusupeng


    是吗?倒真是低频的裕度最小的,也有可能,回去改改试试,谢谢啦
 楼主| 发表于 2012-7-11 14:18:12 | 显示全部楼层
回复 7# lifusu


    纹波可能是我改过一次lpf之后,R3选太小了,谢谢啦,解决后回来向大家汇报交流
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