reset/clk generater 里面的DFF可以串到scan chian上吗

ys82 · 发表于 2011-6-1 09:40:35

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reset/clk generater 里面的DFF，reset同步DFF，分频DFF，这些。。。可以串到scan chian上吗？
不知道串到scan chian上会不会影响function timing?
大家一般怎么做的，讲讲利弊？

rencj1979 · 发表于 2011-6-2 09:48:29

共同关注！

bluray2005 · 发表于 2012-3-9 21:49:41

一般不串

qingwatiaowu · 发表于 2012-7-5 16:05:14

回复 3# bluray2005

这样的reset/clock generator 模块里的dff,相对于整个design的比例大概是多少？会降低多少fault coverage，如果不串的话

supercainiao · 发表于 2012-7-5 23:43:02

我们是会做成链的，DFT的逻辑在非测试模式下不影响function，不然就说明有问题。另外DFT后后端也会保证timing，插的一点电路不会影响时序。在测试模式下，寄存器的时钟和复位都会切换到外部输入的测试信号来控制，我觉得这些寄存器没什么特殊的，做进链就行了。

jingangnbu · 发表于 2012-7-6 09:48:52

回复 5# supercainiao

请问你们有用加入scan链的方法正式流片过吗？我一直很困惑这个问题，我们都是不加入的，据说加入scan链中会存在风险，一直不敢尝试。

supercainiao · 发表于 2012-7-6 21:21:03

回复 supercainiao

请问你们有用加入scan链的方法正式流片过吗？我一直很困惑这个问题，我们都是 ...
jingangnbu 发表于 2012-7-6 09:48

登录/注册后可看大图

有啊。我不清楚所谓的风险是什么，可能得看具体情况吧。一般除了测试电路和个别特殊逻辑，普通的逻辑电路我们都会做进链。

jingangnbu · 发表于 2012-7-7 10:32:44

回复 7# supercainiao

谢了

smallwildpig · 发表于 2012-10-29 16:48:09

回复 1# ys82

可以啊在scan模式下保证这些DFF后面的逻辑是正常的就行

juniorm · 发表于 2014-9-17 15:18:24

回复 5# supercainiao

你好，
我现在的design中clock manager里面会有个loop，如果将clock manager串到scan chain上，在仿真的时候会有X。导致mismatch.
所以我现在自己加了个divider,从pll的输出经过divider产生高频时钟，然后在这个时钟后面插入occ，测transition.

但是把divider的reset和其他scan chain上的DFF的reset连到一起，直接拉到top上。
在产生pattern跑仿真的时候，就会发现divider里的DFF没有先做reset,导致X。

我想请教下，你在做的时候是否遇到类似问题？
非常感谢！

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