modelsim仿真异常问题分析（尚无结论）

como19860708

VHDLMODELSIM 6.6d
问题描述：
testbench中有模块A和B

A 输出 clk和data到B模块，在B模块中对data信号进行寄存器延时（相对于clk），得到data1延时1个clk

方式1:port到port直接相连
A port map（clk=>a,dout=>data）;
B port map（clk=>a,din=>data）;
结果：data1与data相等，未延时1个clk

方式2：经过中间信号转接
A port map（clk=>a,dout=>data）;
B port map（clk=>a,din=>c）;
c<=data;
结果：data1相对data延时1个clk，与设计目标相符。


之前也遇到过一次类似情况，当时没有深究，如今也是百思不得其解，盼高手解惑。

shxr

话说你C是用assign赋值的么？
能否写一个最简单的示例贴出来，也许就能找到问题说在了

como19860708

回复 2# shxr

我用的VHDL啊，


c 直接在结构体中赋值，相当于连线信号。


有一点：clk为A模块从串行数据中恢复出来的时钟，为组合逻辑输出。不知道是否跟这个有关。

tiangua

看不太懂，不过代码写错了吧 ，data1到那里去了？
看看是不是线连错了。

tigerjade

很大的可能是delta delay的问题。估计是data和clk之间的delta delay关系不对。经过一个单独的赋值语句后，c对data来说有一个delta delay. modelsim在这上面，好像是有问题。

SKILLER

看看你的代码能不能综合出寄存器来啊，很有可能就是data1和data直接通过wire连接在一起了，这样的话就没有延时了

qinjuanyan

我觉得，是你在A模块中，在输出dout和clk之前，dout的组合逻辑比clk的组合逻辑复杂，或者经历的路线长，所以在A模块端口处，dout相对于clk有一个delta延迟，产生波形的时候把这个小延迟给省略了，所以你看不到毛刺。所以会有方式1的结果：data1与data相等，未延时1个clk。一个稳妥的方法，在A模块输出clk和dout的时候经过一个同步处理。

como19860708

谢谢大家热心回复，我再查一查，有结果了告诉大家。

falloutmx

仿真的时候，选择without optimization

como19860708

回复 9# falloutmx

这个问题与优化选项没有关系啊