在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4608|回复: 12

[求助] 功能仿真和未加延时的综合后仿真不一致怎么办

[复制链接]
发表于 2012-7-3 10:39:19 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
在VCS里仿真,用.v文件功能仿真正确。
可“generate netlist for function simulation only”选中之后,进行不加延时的综合,仿真却出现错误。
请教各位大神,出现这问题的原因大致是什么
发表于 2012-7-3 11:50:41 | 显示全部楼层
看看网表生成时有没有什么警告,可能会有有用信息。
发表于 2012-7-3 12:27:46 | 显示全部楼层
我也遇到过和楼主相同的问题
 楼主| 发表于 2012-7-3 14:50:38 | 显示全部楼层
回复 2# tigerjade
我试试看
 楼主| 发表于 2012-7-3 15:06:12 | 显示全部楼层
回复 3# ysxiliu
那你是怎么解决的呢
发表于 2012-7-4 08:50:50 | 显示全部楼层
我遇到过类似问题:
仿真软件 modelsim ,设计软件diamond
电路表现为非同步性,DATA 与CLK两个信号,DATA在上一个模块与在CLK上升沿变化,在第二个模块中,在CLK上升沿采样data信号,发现得到的为本周期的值,而非上一周期的值,表现为二者异步。
未找到原因,只得在第二个模块中多加了一级寄存器。
发表于 2012-7-4 09:22:20 | 显示全部楼层
回复 5# 313008234


   目前没有解决
发表于 2012-7-4 17:16:23 | 显示全部楼层
这种原因很多了,关键是要trace到出问题的点,看什么到底原因导致的。
可能原因:
没加延时、timing_check出violation、clock_gating导致时钟出现相位差、竞争冒险等,不一定是设计的问题,很多情况下载layout后反标上的延时就没问题了
发表于 2012-7-4 23:47:09 | 显示全部楼层
仿真波形看一下不就知道了
发表于 2012-7-10 22:33:34 | 显示全部楼层
问题太笼统,不能准确定位,但希望以下内容对你有所帮助:
1、.v文件的仿真,即便不综合也可以仿真,属于理论仿真;
2、生成网络后的仿真属于,属于将你的代码综合成具体硬件电路的仿真(没有延迟信息);
所以你的情况有可能是出现了“不可综合的语句”,如果设计简单,可以通过查看 RTL viewer ,看看综合后的结果是不是你想要的设计初衷,如果不是则改之~
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-15 02:39 , Processed in 0.030629 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表