DAC sfdr测试仿真

fuzhibo · 发表于 2012-6-3 21:02:55

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本帖最后由 eecsseudl 于 2013-4-29 10:13 编辑

大家好，我最近做了一个DAC，仿真结果如下，对其做fft，测试它的sfdr，但是结果非常低，只有40多dB。然后，我用Verilog-a写了一个理想DAC，对她的仿真结果做fft，发现只有50多dB，我感觉这个结果有点太低了。我做fft时，采样频率100M，激励信号是0.6M，因为理想输出（10ns一个数据），所以我只仿真了1个周期的信号，然后对这一个周期采样，其余的数据都是这个周期数据的重复，我做的实际输出，也是这样，只做一个周期的仿真，得到一个周期的仿真数据，其余都是这个周期数据的重复。最后，得出的结果太差了。我想是不是我这样采集数据有问题，还是结果就应该是这样。是不是我做的仿真时间太短，还是我的测试程序有问题。按理说，理想输出的sfdr不应该这么低。