每支路只有几十nA电流的LDO设计问题

crazy_py · 发表于 2012-3-28 13:28:22

用DCDC

lz1860 · 发表于 2012-3-28 14:04:06

谢谢斑竹

xiaowanzi88 · 发表于 2012-3-28 14:08:06

回复 8# guang3000

XC6206我们反向分析过它的产品，里面基准采用耗尽管来设计，结构简单。但是上华的工艺就是漏电，功耗死大，按照1u的标准设计，结果输出电压是对的，静态电流达到200u.这类LDO产品拼的不是电路结构设计巧妙，而是工艺可靠。

mingyulane · 发表于 2012-3-30 20:11:28

看过，谢谢版主

peterlin2010 · 发表于 2012-4-3 17:48:05

回复 guang3000

XC6206我们反向分析过它的产品，里面基准采用耗尽管来设计，结构简单。但是上华的工艺 ...
xiaowanzi88 发表于 2012-3-28 14:08

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為何會有 leakage current ?????

xiaowanzi88 · 发表于 2012-4-5 15:13:49

回复 15# peterlin2010

Leakage Current的产生从电路结构方面分析有以下几种可能：
1.N-Leak，在不同的N+/Nwell存在不同的电位，在两个有源区之间存在一条固定高电位的底层metal/poly，寄生沟道就会产生。形成不必要的leakage current.同理，P-Leakage也会存在。
2.寄生NPN/PNP，Diode的存在，尤其是开关状态的器件，在高温时leakage很大。如果没有合适的隔离井，这个漏电流会注入在p-sub。
从工艺角度而言：
1.埋层对焦失偏造成隔离井或者NBL等隔离结构不对称，在隔离区边缘产生漏电。
2.寄生PN Juction结构反偏耐压受到注入离子浓度的偏差，造成漏电。
还有很多种情况会对漏电造成影响，待续........

万水之源 · 发表于 2012-4-5 17:10:38

标记一下，谢谢版主

thomas66 · 发表于 2012-4-5 18:45:18

请教一个问题：静态功耗与输出功率是不是成正比关系。比如调整管输出电流大，运放的静态电流就要大。
如果不是这样，一般设计两级运放三条支路的静态电流应该多大，是不是与工艺有关？谢谢

griffinseu · 发表于 2012-4-6 15:22:52

回复 18# thomas66

学习中。

peterlin2010 · 发表于 2012-4-6 17:59:13

另外 CMOS OR BIPOLAR  Simulation operation to 10na ..
但電路會不會因 leakage fail ??
畢竟 spice model 有 I_sub ..
但是高溫下 gate oxide 也是會發生Leakage ..

另外現在HI VOLT CMOS MODEL  到底Self heating 影響會多大 ??
driving  > 500ma  gate driver ..

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