关于FPGA上实现DDR用到IOBUF问题

潶崎一护 · 发表于 2012-3-29 10:35:44

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最近在做DDR的FPGA实现，PHY是用ALTERA的宏单元搭的（ALTDLL,ALTDQS等）。发现DQ信号经过IOBUF以后用示波器测会有很大畸变，DQS经过同样的IOBUF，却没有畸变，这是怎么回事呢？

everhappy · 发表于 2012-3-29 16:02:35

与外部负载还有关系，比如布线，负载的输入电容

潶崎一护 · 发表于 2012-3-29 17:31:59

回复 2# everhappy
有没有什么好的解决办法呢，现在读DDR的时候，测DDR芯片的信号还是对的，过了PHY就有问题了

wangyingwei · 发表于 2012-3-29 19:16:56

ALTERA 有专门的DDR PHY IP ，里面有对DQ及DQS管脚的一些校准，可能对信号质量有些改善，楼主可以试一下。

everhappy · 发表于 2012-3-31 10:04:02

回复 3# 潶崎一护

自己布的板？
可以通过仿真测试测试一下，看是不是PCB走线阻抗不一致。

潶崎一护 · 发表于 2012-3-31 11:11:24

回复 4# wangyingwei
ALTDLL和ALTDQS宏单元配置的时候都和频率模式有关，最小的好像都要90MHz。现在做的系统受到核的限制只能跑50M，这样DLL和DQS宏单元能正常工作吗？

潶崎一护 · 发表于 2012-3-31 11:18:57

回复 5# everhappy
是硬件组布的板子，直接测板子的信号是没问题的，所以应该不是板子的问题。关键是现在用的ALTDLL和ALTDQS虽然配的时候输入时钟是100M但真正工作的时钟只有50M，调不到想要的90度相移，这有办法解决吗？

stephen_0921 · 发表于 2013-4-18 15:09:09

https://www.synopsys.com/news/pubs/snug/siliconvalley2012/ta5_agarwal_paper.pdf

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