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[求助] modelsim编译error

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发表于 2012-1-12 16:10:47 | 显示全部楼层 |阅读模式

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modelsim在编译verilog文件时候老是报错,如图所示:
未命名.bmp
我在别的PC机上同样版本modelsim都OK,那位碰到过类似的问题?
发表于 2012-1-13 12:10:08 | 显示全部楼层
好像是你的代码中使用的元件库没有在本机上进行编译吧。
发表于 2012-1-14 14:21:34 | 显示全部楼层
很明显,是你的库文件出现了问题,你可以尝试一下把别人编译之后的库文件拷到相应的地方。
 楼主| 发表于 2012-1-15 09:54:19 | 显示全部楼层
回复 3# dlb05061131

这个就是lib文件,比较郁闷的是同样的.v仿真用lib文件,在别的机子上modelsim同样版本软件编译就OK,我这个就废了...
发表于 2012-1-15 20:53:45 | 显示全部楼层
回复 4# chenzhao.ee


    你注意一下lib的路径,顺便看一下在别人的机子上的路径是不是跟你的一个路径。
 楼主| 发表于 2012-1-15 21:52:25 | 显示全部楼层
回复 5# dlb05061131

这个应该没什么问题,都是新建的project,在project的目录内modelsim会有个work文件,每个编译过的model都会在这个work里面有个文件夹
发表于 2012-1-16 10:40:28 | 显示全部楼层
回复 6# chenzhao.ee


    一般作为工程的文件默认是编译在work目录下的,但是对于库文件,是可以放在任何地方的(不要中文路径),在使用库文件的时候,需要在仿真的时候指定使用什么库。
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