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楼主 |
发表于 2011-8-1 15:46:23
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本帖最后由 alphavor_jay 于 2011-8-1 15:47 编辑
恩,我现在这么做了,在verilog里面直接加了VDD和VSS的端口定义,现在在ICC里面有这两个PORT了,但是遇到的问题是没办法把这两个PORT和net VDD,VSS连起来,其他的PORT都是正常的能够和信号连起来.我的脚本是:
# Connect PG nets
derive_pg_connection -power_net VDD -power_pin VDD -ground_net VSS -ground_pin VSS
derive_pg_connection -power_net VDD -ground_net VSS -tie
check_mv_design -power_nets
# Set up the port position
set_port_location -layer_name MET4 -layer_area {-0.5, -0.5, 0.5, 0.5} VDD
set_port_location -layer_name MET4 -layer_area {-0.5, -0.5, 0.5, 0.5} VSS
# Do the placement floorplan, as the reference for floorplan
create_fp_placement
# Create core power/gnd rectangle rings
create_rectangular_rings -nets {VDD VSS} -left_segment_width 2 -right_segment_width 2 -bottom_segment_width 2 -top_segment_width 2 \
-left_offset 1 -right_offset 1 -bottom_offset 1 -top_offset 1
我的设计没有PAD,因为系统设计是数模混合,我只做数字个小模块,只要把信号连到几个PORT上就可以了,所以我只加了个rectangular_rings来连各个CELL的VDD和VSS, 但是就是怎么样能够让rectangular_rings和PORT VDD和VSS连上呢?还是说我这个思路本身就不对,有其他的操作我没有做呢?谢谢各位大大指点迷津啊~ |
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