关于 verilog 转spice 具体问题请教

yatezhimi · 发表于 2011-12-30 14:08:09

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大家好我最近读到国内一篇关于RSA密码协处理器设计的文章其中有一段话

“ 本文的RSA密码协处理器在采用HDL语言进行RTL级设计以后，基于SMIC0.25um的工艺，利用
synopsys公司的Design Complier 工具进行综合得到门级电路网表，然后再将其转化为晶体管级的spice网表，利用
Hspice软件进行电路仿真。”

我在做类似设计时也是先设计一个简单的加法器，再用DC综合，前后仿真都通过了，然后使用Calibre v2lvs命令把hspice
转成了spice 但是却出了问题：1 转出来的是.spi结尾的文件 2 文件内容全部只是一个子电路定义

想请问下如何能较好的把verilog 转为spice 文件，转化过之后可以用hspice进行仿真（是不是一定需要版图？我在读上述论文时感觉作者好像是没做版图）

以及在转化中需要注意的事情？
非常之感谢~~~~

everhappy · 发表于 2011-12-30 16:28:08

数字电路需要用HSpice仿的？

yatezhimi · 发表于 2011-12-30 16:35:09

主要是要做功耗分析，需要考察实时的电流情况

yatezhimi · 发表于 2011-12-30 16:37:55

主要是做功耗分析想考察下它的实时电流情况

xi8meng · 发表于 2011-12-30 21:41:02

回复 4# yatezhimi

不需要版图，完成DC综合后.可直接转网表，转的时候语句里面加入库文件.cdl。比如： V2S *.v -s smic13g.cdl -o output.cir 得到输出为output.cir网表，要仿真的话，需要自己写仿真激励，这个查hspice手册。希望有用

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