IP核的logic 测试模式，需不需要单独给这种模式编写一个sdc做timing检查？

zengt000

我的ASIC集成了ddr、usb等IP，我为ASIC设置了一种模式，即为ddr、usb等IP核的bist logic测试模式，通过启动bist logic来测试usb、ddr等的功能，如loopback，在做ASIC（即顶层）sdc时，需不需要单独给这种模式编写一个sdc做timing检查？？？我的感觉是，这块ASIC在function mode下是不是包含了上述情况（即bist logic所测试的功能），在function mode的SDC约束下满足时序的话，在用IP 的bogic bist来测试功能的时候也能够满足timing，不需要单独写sdc进行时序检查？？
      求大神指教啊！！非常谢谢！！

creese

这个要看你的bist logic的时钟设计方案.
如果在bist mode下待测部分所用的时钟和bist logic时钟与function模式下相同,比如都都是PLL生成的,那么就不用单独再做sdc.
如果在bist mode下所用的时钟与function模式下不同,如bist mode下需要从外部引入时钟,那么如果没有bist sdc做后端时就没法做bist mode下的cts,所以可能会有setup/hold问题.

另外你所说的"通过启动bist logic来测试usb、ddr等的功能，如loopback",这里的"loopback"是什么意思?怎么样用bist来测loopback呢?为什么要用bist logic来测呢?

zengt000

回复 2# creese


    谢谢您的回复，是这样的，这几个IP在function mode下和我这里所说的测试模式下用的时钟完全相同，都是输入一个相同的时钟到相同的pll，ddr用的是DLL。照 你的理解，就是不用编写新的sdc来检查timing。是这样的，我们的这边的模式是这样分的，1）function mode  2）jtag mode 3)MBIST mode，4）还有scan mode，最后 5）IP test mode，主要是对IP公司提供的IP进行专门检查，测试所集成的IP在流片以后成品率。loopback就是一条收发回路，拿usb来说，并行发送的数据将通过发送路径传到串行输入端，同时，串行输入端接收的数据又会同过接受入径传送到并行接受端。在usb的正常工作情况下，要不只有接受路径能打通，要不只能发送路径打通，仅能接受或者发送。在测loopback时，接受发送路径都打通，发送的同时也能接受数据。之所以用bist logic 测loopback，是因为我们用bist logic来产生我们所需要的pattern。

edwardk

学习中。。。。。。。。。。。。。。。

fangwang85

mark mark

elone

Analog bist应该不用单独设sdc， bist的时候这些IP的数字部分其实是工作在function模式