5.8G VCO

cll412121

我设计了一个5.8GHz的VCO，前后仿比较，信号幅度降了一半，然后频率掉了有500兆，导师说不行，有牛人觉得怎么样？

tsinghuau

回复 1# cll412121


    听导师的没错

xushuainju

你前仿加的电容之类的经验值偏离实际结果了，layout后pex rc参数然后修正一下就可以了吧。

fallangel

Layout 有严重问题，修改之，Tank串联电阻很大，导致Q很低，幅度降太多了 <10%可接受；
设计时要考虑layout寄生电容；

garnettjoe

回复 1# cll412121


    amplitude and frequency of oscillator are key design specification, therefore, if the post-sim results does not meet your design target, you have to re-design. not only layout, but you circuits parameters.

    typically, there could be huge difference bewteen the pre-sim results and post-sim results, especilly for high frequency applications. for a feasible design with a minimum design iteration, you'd better consider the parasitic at the beginning of your design.

cll412121

回复 4# fallangel


    关键是相噪并没有降，我用的是open drain，那个输出是缓冲之后的输出。

cll412121

回复 5# garnettjoe


   
    你说说频率应该降多少，才是合理的，考虑寄生的。

xushuainju

怎么无视我的。你前仿的时候就把寄生电容加到各个节点上不就ok了

cll412121

回复 8# xushuainju


    不懂你的做法 前仿加寄生电容 要加多大

xushuainju

回复 9# cll412121


    加你layout PEX参数提取得到的寄生电容，于是做了一次后仿提取之后你就有经验前仿大概该加多少寄生电容。如果你用的cadence参数提取的话在 .pex.report里面可以看到各个节点寄生电容参数，其他软件我就不懂了。