DC-DC BUCK模式下重载时PHASE点上冲很大，怎么解决？

jasonsg · 发表于 2010-10-29 15:42:23

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本人刚开始做DC-DC BUCK电源不久，发现在拉负载是PHASE点波形上冲很大（超过5V），轻载时正常，请高手们指点下产生这种情况的根本原因？怎么解决？附件是抓取的波形，CH1是上管G极波形，CH2是phase的波形，CH3是下管G级波形，M是CH1-CH2;

suzhiyuan0418 · 发表于 2010-10-31 00:04:42

感谢分享

netkiller · 发表于 2010-11-2 15:32:16

什么叫做PHASE点请附图说明你测试的是哪一点？

jasonsg · 发表于 2010-11-5 16:58:23

回复 3# netkiller
同步BUCK电路，phase点就是上下管之间的那个点：如图

chenxiaoming · 发表于 2010-11-6 20:01:57

怎么没人关注啊期待高手

w421430296 · 发表于 2010-11-14 18:53:32

PC16改为4.7nf试下

cchsz · 发表于 2010-11-26 21:02:13

谢谢分享

love_ic · 发表于 2010-11-27 23:06:52

建议你观测一下外接PQ4和PQ5 Souce端的电压，我想这个扰动应该是由这两个管的电源和地引起的，毕竟这两个管子有Body Diode，不应该距离电源和地太远。
如果和我的预测相符，那么你可以好好的规划一下PCB的走线，注意让这两个管子的Line足够宽，并且和你的探头共地。

HW_wy · 发表于 2010-12-1 14:46:22

是驱动能力不够么？

vieriwf · 发表于 2010-12-4 22:42:20

外接的POWER管的串联寄生电感不容忽视,你的RING很能是HIGH di/dt在PQ5的寄生电感上引起的,你可以通过仿真验证这一点,如果没有PQ5的模型或者网表文件,可分别串联一个电感在POWERMOS 的DS两端(n级就好),然后看看是否能得到类似波形.
如果是,则有两种方法可行:
1. 换掉外围的MOS,选用寄生电感较小的. (不过一般外围器件不一定能随便动)
2. 减弱DRIVER的驱动从而减小di/dt

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