FPGA/CPLD数字电路设计经验分享

meijingguoyu · 发表于 2010-10-27 14:38:30

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本帖最后由 meijingguoyu 于 2010-12-18 09:21 编辑

摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设
计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解
RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有
效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提
高，并且系统的工作频率可以达到一个较高水平。

关键词：FPGA 数字电路时序时延路径建立时间保持时间同步设计延时电路运行速度信号输出门控时钟多级逻辑时钟多时钟系统

FPGA&CPLD数字电路设计经验分享.pdf (1.47 MB, 下载次数: 192 )

mtwumtwu · 发表于 2010-10-27 15:54:37

good sharing

zhanghaifeng · 发表于 2010-10-27 22:33:48

好得很啦

xidian_wmyyxqxa · 发表于 2010-10-27 22:39:38

good sharing

zhanghaifeng · 发表于 2010-10-27 22:48:50

请发到danile_zhang@hotmail.com 楼主。谢谢

waljj · 发表于 2010-10-28 09:02:01

就这么点吗

meijingguoyu · 发表于 2010-10-28 10:38:03

晕，公司设置了上传权限，不能把该资料往上传，崩溃，看有时间周末给大家传。

meijingguoyu · 发表于 2010-12-18 09:21:42

不好意思，让大家久等了，资料已上传，请分享~~~

fewfefsA · 发表于 2010-12-18 10:52:12

fffffffffffff

intelinside · 发表于 2010-12-18 13:47:50

灰常感谢了

[资料] FPGA/CPLD数字电路设计经验分享

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