SAR ADC for Ultra-Wideband Radio

angelweishan

SAR ADC for Ultra-Wideband Radio

Contents
1 Introduction 23
   1.1 ADC Architecture Overview  . . . . . . . . . . . . . . . . . . . . 25
   1.2 Thesis Contributions  . . . . . . . . . . . . . . . . . . . . . . . . 30

2 Parallelism in Voltage or Parallelism in Time 33
   2.1 Component Energy Models  . . . . . . . . . . . . . . . . . . . . . 36
   2.1.1 SAR Control Logic  . . . . . . . . . . . . . . . . . . . . . 36
   2.1.2 Capacitor Array DAC  . . . . . . . . . . . . . . . . . . . 37
   2.1.3 Comparator  . . . . . . . . . . . . . . . . . . . . . . . . . 38
   2.1.4 Resistor Ladder  . . . . . . . . . . . . . . . . . . . . . . . 42
   2.1.5 Thermometer-to-Binary Encoder  . . . . . . . . . . . . . 43
   2.2 Composite Energy  . . . . . . . . . . . . . . . . . . . . . . . . . 45
   2.3 Flash Variants  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
   2.4 Architecture Comparison  . . . . . . . . . . . . . . . . . . . . . . 48

3 Initial Foray into Time-Interleaved SAR Design: Digital Challenges 51
   3.1 Top-Level Implementation  . . . . . . . . . . . . . . . . . . . . . 51
   3.2 Channel Circuits  . . . . . . . . . . . . . . . . . . . . . . . . . . 53
   3.2.1 Self-Timing  . . . . . . . . . . . . . . . . . . . . . . . . . 53
   3.2.2 SAR Logic  . . . . . . . . . . . . . . . . . . . . . . . . . . 55
   3.2.3 Comparator Design  . . . . . . . . . . . . . . . . . . . . . 56
   3.2.4 Bit-scaling and I/O Circuits  . . . . . . . . . . . . . . . . 59
   3.3 Measured Results  . . . . . . . . . . . . . . . . . . . . . . . . . . 60

4 Prototype Featuring Split Capacitor Array in Deep Sub-Micron CMOS 65
   4.1 A Foray into Charge Conservation: The SAR Capacitive DAC . . . . . . . . 66
   4.1.1 Capacitor Switching Methods . . . . . . . . . . . . . . . . . . . . . . 68
   4.1.2 Conventional One Step Switching . . . . . . . . . . . . . . . . . . . . 69
   4.1.3 Two Step Switching  . . . . . . . . . . . . . . . . . . . . 70
   4.1.4 Charge Sharing (CS)  . . . . . . . . . . . . . . . . . . . . 71
   4.1.5 Split Capacitor Array  . . . . . . . . . . . . . . . . . . . . 72
   4.2 Energy Simulation Results  . . . . . . . . . . . . . . . . . . . . . 74
   4.2.1 Switching Speed  . . . . . . . . . . . . . . . . . . . . . . . 76
   4.2.2 Linearity Performance  . . . . . . . . . . . . . . . . . . . 77
   4.2.3 Comparator With Adjustable Strobing . . . . . . . . . . . . . . . . . 81
   4.2.4 Technology Considerations  . . . . . . . . . . . . . . . . . 83
   4.3 Measurements. . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

5 Mixed-Signal Optimum Energy Point 89
   5.1 Overview of Traditional Circuit Optimization  . . . . . . . . . . 90
   5.2 Modeling Methodology  . . . . . . . . . . . . . . . . . . . . . . . 92
   5.3 Block Descriptions  . . . . . . . . . . . . . . . . . . . . . . . . . 96
   5.3.1 Digital Logic  . . . . . . . . . . . . . . . . . . . . . . . . 96
   5.3.2 Capacitor Array  . . . . . . . . . . . . . . . . . . . . . . . 97
   5.3.3 Comparator  . . . . . . . . . . . . . . . . . . . . . . . . . 100
   5.3.4 Digital Offset Correction  . . . . . . . . . . . . . . . . . . 100
   5.3.5 Channel  . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
   5.3.6 Clock Distribution  . . . . . . . . . . . . . . . . . . . . . 104
   5.3.7 Output Mux . . . . . . . . . . . . . . . . . . . . . . . . . 105
   5.3.8 Input Buffer. . . . . . . . . . . . . . . . . . . . . . . . . 106
   5.3.9 Charge Pump  . . . . . . . . . . . . . . . . . . . . . . . . 107
   5.4 Model Results  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
   5.4.1 Optimum Energy Point Variations  . . . . . . . . . . . . 109
   5.4.2 Resolution Scaling  . . . . . . . . . . . . . . . . . . . . . 111
   5.4.3 Architectural Tradeo®s: the VDL  . . . . . . . . . . . . . 113
   5.4.4 Conclusion  . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6 Highly-Parallel ADC With Channel Redundancy 115
   6.1 Redundancy for Yield Enhancement  . . . . . . . . . . . . . . . . 116
   6.2 Block Details  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
   6.2.1 Clock Generation and Block Redundancy . . . . . . . . . . . . . . . . 123
   6.2.2 Clock Partitioning  . . . . . . . . . . . . . . . . . . . . . 126
   6.2.3 Output Mux . . . . . . . . . . . . . . . . . . . . . . . . . 126
   6.3 Error Sources in Interleaved ADCs  . . . . . . . . . . . . . . . . 128
   6.3.1 Hierarchical Top-Plate Multi-Sampling Network . . . . . . . . . . . . 129
   6.4 Channel Circuit Details  . . . . . . . . . . . . . . . . . . . . . . . 137
   6.4.1 DAC-biased Preamplifiers  . . . . . . . . . . . . . . . . . 137
   6.4.2 Digital Logic . . . . . . . . . . . . . . . . . . . . . . . . 138
   6.5 Testchip Implementation  . . . . . . . . . . . . . . . . . . . . . . 139
   6.6 Measurements . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
   6.6.1 Basic Measurements . . . . . . . . . . . . . . . . . . . . 141
   6.6.2 Local Variation  . . . . . . . . . . . . . . . . . . . . . . . 148
   6.6.3 Redundant Channel Selection and Yield . . . . . . . . . . . . . . . . 155
   6.6.4 BIST Extension  . . . . . . . . . . . . . . . . . . . . . . . 159
   6.7 Chip Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . 161

7 Conclusion 163
   7.1 Summary of Contributions  . . . . . . . . . . . . . . . . . . . . . 163
   7.2 Conclusions  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
   7.3 Future Directions  . . . . . . . . . . . . . . . . . . . . . . . . . . 167

A SAR Behavioral Model 169
   A.1 Block Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 170
   A.2 Behavioral Model Results  . . . . . . . . . . . . . . . . . . . . . 173

B Closed-Form Expression for SAR INL 175

C Energy Model Block Equations 179
   C.1 Digital Logic  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
   C.2 Capacitor Array  . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
   C.2.1 Sampling  . . . . . . . . . . . . . . . . . . . . . . . . . . 183
   C.2.2 Bit Cycling  . . . . . . . . . . . . . . . . . . . . . . . . . 186
   C.3 Comparator  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
   C.3.1 Preamplifier  . . . . . . . . . . . . . . . . . . . . . . . . . 188
   C.3.2 Latch  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
   C.3.3 Comparator Equations  . . . . . . . . . . . . . . . . . . . 191
   C.4 Digital Offset Correction  . . . . . . . . . . . . . . . . . . . . . . 192
   C.5 Channel  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
   C.6 Clock Distribution  . . . . . . . . . . . . . . . . . . . . . . . . . 195
   C.7 Output Mux . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
   C.8 Input Buffer  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
   C.9 Charge Pump  . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
   C.10 Summary of Process Parameters  . . . . . . . . . . . . . . . . . . 197

D Transmission Gate Sampling Energy Model 201

angelweishan

Ding Ding

nool

这才叫专业啊~~
分享得很专业谢谢

wangjin0215

kankan...xiexie

sjxu007

thanks

oxplorer

thx for sharing

念地儿

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buildgates

这才叫专业啊~~

ana192712

2# angelweishan