【求助】一个1.35G 运放

deepblue1178 · 发表于 2009-12-24 17:59:14

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具体电路请看图，输入是差分时钟输入，该时钟是由PLL内的VCO输送过来，由于摆幅过低，通过该OP AMP以后，摆幅达到满摆。现在有许多问题须待解决。
首先，以前没接触过这么高速的放大电路，所以不知道该如何处理。
第二，图中注明的大电阻产生单元中，为什么一个用来抵消-gm的二级管连接要用一个ＭＯＳ相连呢？
第三，这属于ＯＰＡＭＰ电路吗？

deepblue1178 · 发表于 2009-12-24 19:26:11

自己先顶一个

deepblue1178 · 发表于 2009-12-24 20:05:08

自己顶

sysclock · 发表于 2009-12-25 12:46:28

1.对vco输出放大到rail2rail应该没有问题；高速不可怕，此应用也没有线性度噪声等严格的要求，只要gain高就可以了。
2.
3.应该是吧。

期待高手指点

deepblue1178 · 发表于 2009-12-28 10:35:04

这个电路增益应该是非常高的因为有latch器件在里面但是因为有latch器件使得阻抗很大，如何实现高速呢？

shangyouqiang · 发表于 2010-1-5 23:13:26

是不是使用在光通的产品上？

我看到那些MAX的AMP 都是能达到的。

我不做那些前端的研究，我做应用，做方案，听听大家的言论。我看你的电路图好怪，都不是标准的共善放大的接法，都是奇奇怪怪的，努力学习中

yeongleh · 发表于 2010-1-20 09:38:22

看完文推一下~~~

simon_19851202 · 发表于 2010-1-24 16:22:05

敬听高手指导...

rylx · 发表于 2010-1-28 17:13:39

wait for answer

yohuang · 发表于 2012-1-7 13:54:57

2，看起来感觉那两个椭圆里面的NMOS是用来处理高频信号的一个滤波电路，高频的时候那个大电阻电路如果没有这两个NMOS，等效电阻就很小，如果加了这两个NMOS, 那么等效电阻就是他们的线性区的电阻。因为CLK里面可能含有比较多的高频成分，所以可能这么做就能够使得输出的波形上升下降延迟更抖。哈哈，我不是搞模拟的，所以瞎猜得。

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