关于single-bit sdm adc加dither的问题

nesta · 发表于 2009-3-13 15:58:22

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如果加在量化器之前
幅度以多大为好？

nesta · 发表于 2009-3-14 21:50:18

没有人知道吗

bananawolf · 发表于 2009-3-15 06:58:05

单比特quantizer 我觉得加+-1/8 Vref可能比较好，你可以仿真看看。

nesta · 发表于 2009-3-16 09:25:02

对于singlebit量化而言
每次量化都是量化器饱和
这样加过大的dither就只剩下破坏信号的作用了吧

还有一个问题
仿真的时候，无论是matlab model还是spice netlist
都看不到idle tone
但是测试就有
如何能在仿真时看到这个现象呢

vdslafe · 发表于 2009-3-16 12:19:48

原帖由 nesta 于 2009-3-16 09:25 发表

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对于singlebit量化而言
每次量化都是量化器饱和
这样加过大的dither就只剩下破坏信号的作用了吧

还有一个问题
仿真的时候，无论是matlab model还是spice netlist
都看不到idle tone
但是测试就有
如何能在仿 ...

要减小信号幅度，如果加dither。不能让quantizer 饱和

要看倒idle tone, 很简单，在matlab,给个接近middle of fullscale 的DC 信号。比如说input fullscale = +/- 0.5, 你给个0.001 的DC 值. 不同的DC 值会让idle tone 出现在不同的频率