求教:【SCR】结构与【Snapback】结构问题---ESD

andyjackcao

各位前辈好,
SCR 于NMOS做的NPN ESD器件,都是利用击穿CMOS工艺寄生的三极管来放电,他们都与工艺相关性很大，那谁与工艺相

关性更大呢?

在SCR中,有源区上的CONTACT与阱的间距,可以采用最小间距;

在NMOS管中，Drain上的CONTACT的间距有比较严格的要求;

那我是不是可以这样理解:

利用NMOS管来做的NPN放电结构与工艺的相关性,比SCR结构对工艺的相关性更大呢?

semico_ljj

原帖由 andyjackcao 于 2008-8-28 18:40 发表

                               
登录/注册后可看大图

各位前辈好,
SCR 于NMOS做的NPN ESD器件,都是利用击穿CMOS工艺寄生的三极管来放电,他们都与工艺相关性很大，那谁与工艺相

关性更大呢?

在SCR中,有源区上的CONTACT与阱的间距,可以采用最小间距;

在NMOS管中 ...

不是这样的！
NMOS ESD结构你看着书自己设计基本就可以了！
SCR 与工艺相关性太大，不同工艺 不同的布局 不同的layout设计都会大大影响SCR的 ESD 能力！

semico_ljj

一般而言，SCR 过2K不难，一般采用SCR的都是想过6K～8K的，而且SCR省不少面积，但是慎用，如果只是过2K，一般的NMOS 或RC 结构就可以了！SCR用的不好绘出大问题的

andyjackcao

原帖由 semico_ljj 于 2008/8/28 21:42 发表

                               
登录/注册后可看大图

一般而言，SCR 过2K不难，一般采用SCR的都是想过6K～8K的，而且SCR省不少面积，但是慎用，如果只是过2K，一般的NMOS 或RC 结构就可以了！SCR用的不好绘出大问题的

我们在用带工厂提供的SNAPBACK曲线计算过2K时需要的总宽度和总面积时遇到这样的问题:

他们给出的数据是10u的PMOS管可以放10mA的电流,这里选的是高压PMOS管,因为高压NMOS管

给出的数据10u的NMOS管仅放2mA的电流,且他们也推荐使用PMOS管;所以这样我们按照2K的电压,

对应有1.33A的电流,计算出总的W,再除0.6(假设仅60%的MOS管有效),得到实际我们需要做的MOS管;

再按照他们给出的版图规则(DCG=3u),这样就需要很大的版图空间

而且,我们不能选用很大的RC,因为保护的这两个高压电源还是在变化的,上升下降也是10左右,与HBM相当,

当正常工作时会有漏电

所以,我考虑到用PMOS做击穿结构,仅能放2K的MOS管的版图,所以我才考虑到用SCR结构

zhukh

看得糊涂了

mycelldevice

高压还是低压？
高压的话，每个finger对esd能力，如果是LDMOS更是body diode的导通都会很慢，
大家可以更具实际情况说说的。

longqingshan

与PAD相连的MOS drain 用ESD rule 画有没有实质用处？
假如我不希望ESD电流走这里，ESD rule 画的Drain可以提高击穿触发电压吗？
我觉得面积越大，更容易触发才对。
saliside block 层可以提高drain与gate的耐压吗？跟LDMOS类似。

请各位指教交流一下

朱立平

SCR holding voltage 如果設計太低 會解不開 latch-up 狀態 很危險 盡量用原廠給的PAD 出問題可以求償

chenxiaoming

kankan

semico_ljj

back。