IC验证，最简单的uvm环境搭建+ncverilog+simvision，从零到一搭建，第二篇

MinghuiZhong

3.     搭建uvm最简单的环境，来验证spi.v这个模块（参考文件spi_uvm）。

验证环境的逻辑构思：

1.     先将16bit的wdata数据送入spi.v模块中，spi输出10MHz时钟的sck和wdata转换的SDI数据，monitor中搜集sdi的数据，并与送入的wdata进行数据对比。可以定义一个uvm_sequence_item产生激励，通过driver发到dut。Driver收到itme后，通过interface发给dut。monitor捕获 dut的输入和输出的值，并发送到scoreboard。scoreboard主要负责根据从monitor接收的输入和输出值检查设计的功能正确性。

2.     先搞个最简单的tb例化spi.v来看一下波形

3.     先写interface，确定input/ output 接口.

4.     再写一个seq_item ，用`uvm_object_utils注册，父类是uvm_sequence_item

5.     再写一个sequence，用`uvm_object_utils注册，父类是uvm_sequence

6.     再写一个sequencer，用`uvm_component_utils注册，父类是uvm_component，传入item

7.     再写一个driver，用`uvm_component_utils注册，父类是uvm_driver，传入item

8.     再写一个monitor，用`uvm_component_utils注册，父类是uvm_monitor

9.     再写一个scoreboard，用`uvm_component_utils注册，父类是uvm_scoreboard

10.  再写一个agent，用`uvm_component_utils注册，父类是uvm_agent

11.  再写一个env，用`uvm_component_utils注册，父类是uvm_env

12.  再写一个agent，用`uvm_component_utils注册，父类是uvm_agent

13.  再写一个base_test，用`uvm_component_utils注册，父类是uvm_test

14.  再写一个case，继承于base_test

由于字数限制，请看第三篇