Verilog-A代码疑问咨询

George_01 · 发表于 2025-5-17 16:05:01

我在用verilog-A代码描述一个晶体管，代码中基本只了描述电压和电流，随后我将其弄成一个symbol，在virtuoso中的spectre仿真器上仿真电路，我的电路中有一个节点是“浮空”的（比如将我晶体管的源端接放大器的反向输入，在这里我先接用晶体管的栅端代替）。但随后仿真我发现这个节点的电压会不正常，会跟随漏端的电压（或者栅端的电压）。比如下图在瞬态仿真中，我一开始让M0和M2都是关断的，VDD为高电平，VSS为低电平，但从仿真图一看发现下面那条线的电压莫名其妙的被拉到VDD了，同样M2的漏端电压也别拉到VDD了。这实在让我搞不懂，我所有的晶体管的都是用verilog-A写的，逻辑应该都是没问题的。部分代码如下所示。按道理来说，仿真器仿真到一个浮空点的电压默认一开始不应该是0吗？
希望有大佬能帮忙解答一下，谢谢！

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xgreatful · 发表于 2025-5-20 10:48:32

M0关断了，也是会有漏电流，M1相当于一个小电容充电

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