XCELIUM231数字仿真Error

howgoods

第一次学习，请教各位仁兄大虾："斜体字" 代表个人写的名称或代码
我都是一步一步按网上最简单的例子来，但就是过不去，太痛苦。



1. AMS进行仿真时，Xcelium在CDS.log出现提示
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Optimize Single Point Run netlisting done. Simulation started...
While simulating run ExplorerRun.0, point 1, test abc_Full_adder_1, received error:
Simulation Error:
The simulator process returned a non-zero exit code, indicating failure.
The simulator could have crashed or intentionally returned to indicate an error.
Check the simulator log file for more information.  Common causes:
1. Simulator may have crashed during exit even after reporting success in log file.
2. Abrupt automatic simulator termination (e.g., SIGKILL) because the simulator process has
   exceeded resource limits, which can be specified in the distribution system or
   by the kernel itself (e.g., the Linux OOMKiller).
3. Manual termination of the simulator process.
./runSimulation can be manually run in this directory to check the issue.
##########################
2. 用ADE explorer运行，在网表下/netlist/xmsim_315513.err
##########################
Intermediate File: string (IF_STRING) in snapshot abc.Full_adder:config (SSS)
        Decompile: net1__E2L_2__logic
verilog Syntax Tree: module declaration (VST_D_MODULE) in module abc.Full_adder:schematic (VST)
        File: /home/xyz/simulation/abc/Full_adder/maestro/results/maestro/ExplorerRun.0/1/abc_Full_adder_1/netlist/netlist.vams, line 24, position 16
        Scope: Full_adder
        Decompile: Full_adder
        Source  : module Full_adder (OUT);
        Position:                 ^
Error: Error processing stack frame(12) - skipping rest of frame!
External Code in function: <unavailable> offset -65534
Simulator Snap Shot: autoinst ams (SSS_AMS_AUTOINST) in snapshot abc.Full_adder:config (SSS)
Error: Error processing stack frame(14) - skipping rest of frame!
Internal Code in function: %d) - skipping rest of frame!
offset 1307674956
External Code in function: <unavailable> offset 3760177
External Code in function: <unavailable> offset -65535
External Code in function: <unavailable> offset -64536
Verilog Syntax Tree: module declaration (VST_D_MODULE) in module connectLib.E2L_2:module (VST)
        File: /home/xyz/cadence/XCELIUM2303/tools/affirma_ams/etc/connect_lib/E2L_2.vams, line 29, position 18
        Scope: E2L_2
        Decompile: E2L_2#(vsup,vlo,vhi,vthi,vtlo,vtol,tr,txdel,ttol_c,vtlox,vthix,debug,vinlimit,enable_highz,duration,nox,enable_x)
        Source  : connectmodule E2L_2 (Ain, Dout);
        Position:                   ^
External Code in function: <unavailable> offset -65532

amodaman

出错的地方是从模拟到逻辑的电平转换规则模块 E2L_2，这个连结性模块的Verilog代码可能写的有问题，建议你调用其他的一个内建的连接模块。或者你干脆建立自己的一个更为简单的连接模块，即把一个现成的模块拷贝过来，命名成你ijide，然后删除掉你不需要的部分，只留下你需要做的电平转换的部分，能帮助Xcelium做到从模拟（Electrical）到逻辑（Logic）的转换就可以了。

howgoods

amodaman 发表于 2024-2-8 08:38
出错的地方是从模拟到逻辑的电平转换规则模块 E2L_2，这个连结性模块的Verilog代码可能写的有问题，建议你 ...

感谢，是的。始终感谢是model的问题；

第一，verilog很简单

module adder(a,b);
        input a;
        output b;
        assign b=-a;
endmodule


调用的EL2_2的模块，所以也没有改里面的内容。其它的内建都换过，就变成相应的E2L_ss中的错误

                               
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第二，你的意思是将“connectlib.ConnRules_5V_basic” 拷贝成“任意名称”，把里面的内容删掉部分，改成仿真中的，比如我的“反向器”所需部分？

howgoods

amodaman 发表于 2024-2-8 08:38
出错的地方是从模拟到逻辑的电平转换规则模块 E2L_2，这个连结性模块的Verilog代码可能写的有问题，建议你 ...

非常感谢，

第二种方法， 自建一个，对新手来说太难了

第一种，我的代码就是verilog的反向器，自带的E2L_2也没有去改它，如果套用就出错，是不是说明安装生成的自身就是错的。

dcircuit

kasdnksadn

cxmcxm666888

thanks