在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6273|回复: 50

高性能超标量CPU:微架构剖析与设计

[复制链接]
发表于 2023-9-20 09:26:08 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
《高性能超标量CPU:微架构剖析与设计》基于当前主流的高性能CPU设计规格,全面介绍了高性能超标量CPU微架构的设计,并做出对应的分析。主要内容包括业界主流高性能处理器架构及超标量流水线背景知识(第1章);CPU前端,包括指令提取单元、分支预测单元、指令译码单元的设计和优化,以及指令缓存的相关设计(第23章);分支预测单元的原理、设计和优化,寄存器重命名与发射队列的原理和设计(第45章);执行单元与浮点运算单元的设计实现(第67章);访存单元与数据缓存设计(第8章);重排序缓冲的原理及设计(第9章);Intel P6 CPU微架构设计实例(第10章)。微架构设计对应于指令的生命周期,为读者提供直观和清晰的视角,便于读者对高性能CPU设计深入理解。

《高性能超标量CPU:微架构剖析与设计》可作为从事高性能CPU相关研发工作专业人员的参考书,或用作高等院校计算机及集成电路相关专业研究生和高年级本科生的教学参考用书,也可供对CPU设计感兴趣的读者阅读。

前言
1CPU架构与流水线技术概述
1.1复杂指令集与精简指令集概述
1.2ARM指令集概述
1.2.1条件执行与跳转类指令定义
1.2.2数据处理与访存类指令定义
1.3RISC-V指令集概述
1.3.1寄存器结构与特权模式定义
1.3.2RISC-V指令概述
1.4MIPS指令集概述
1.5超标量CPU设计概述
1.5.1流水线技术概述
1.5.2超长指令字设计
2CPU前端与指令缓存设计
2.1内存的层次结构与缓存的基本架构
2.2指令缓存分类与访问读取
2.2.1指令缓存结构的分类
2.2.2指令缓存的访问读取
2.3指令缓存的替换策略选择
2.3.1基于新近的策略设计
2.3.2基于频率的策略设计
2.3.3近少常使用策略设计
2.4指令缓存的性能衡量标准与硬件预取设计
2.5TLB与缓存的组织方式
2.6微操作缓存与循环缓冲器设计
2.7指令提取单元设计
2.8指令译码单元设计
2.8.1RISC指令译码设计
2.8.2x86指令格式概述
2.8.3x86指令译码设计

3章 分支预测单元设计
3.1分支预测的原理
3.2分支跳转方向预测
3.2.1基于饱和计数器的预测器设计
3.2.2TAGE预测器及其衍生设计
3.2.3感知机预测器设计
3.3分支跳转目标预测
3.3.1分支目标缓冲与分支目标缓冲子系统设计
3.3.2返回地址栈设计
3.3.3循环预测器设计
3.3.4间接跳转分支指令预测设计
3.4分支预测单元与取指令单元解耦合设计
3.5分支预测单元的设计思路
4章 寄存器重命名单元设计
4.1寄存器重命名技术概述
4.2寄存器重命名的原理与过程概述
4.2.1发射队列前读寄存器重命名设计
4.2.2发射队列后读寄存器重命名设计
4.3寄存器重命名技术的设计空间
4.3.1寄存器重命名的范围与结构
4.3.2重命名缓冲的类型
4.3.3寄存器重命名缓冲的数量设计
4.3.4重命名缓冲的读写端口设计
4.4寄存器重命名的映射方法
4.5寄存器重命名可能的实现方案
4.6寄存器重命名的实现过程
5章 发射队列设计
5.1发射队列的原理
5.2发射队列设计空间
5.2.1发射队列的范围与结构
5.2.2发射队列的类型与结构参数
5.3操作数获取策略
5.3.1发射队列前读寄存器与发射队列后读寄存器策略
5.3.2整型和浮点寄存器分开的操作数获取策略
5.3.3发射队列前读寄存器与发射队列后读寄存器的比较
5.4发射队列的工作机制
5.5发射队列在超标量CPU中的应用
6章 执行单元设计
6.1算术逻辑运算单元设计
6.1.1加减法类与移位类指令的实现
6.1.2前导零检测指令实现
6.2定点乘法运算设计
6.2.1部分积生成器实现
6.2.2部分积压缩器实现
6.3单指令多数据SIMD设计
6.4旁路网络设计
7章 浮点运算单元设计
7.1浮点数据格式与运算标准——IEEE754
7.2浮点加法运算原理与设计
7.2.1浮点加法数据流设计
7.2.2双路径算法原理与实现
7.2.3前导零预测编码原理与实现
7.2.4并行纠错树原理与实现
7.3浮点乘法运算原理与设计
7.4浮点除法开方运算原理与设计
7.4.1SRT算法原理与实现
7.4.2Newton-Raphson迭代法原理与实现
7.4.3Goldschmidt迭代法原理与实现
8章 访存单元设计
8.1内存模型概述
8.1.1内存类型概述
8.1.2内存格式概述
8.1.3内存的访问顺序
8.1.4内存指令概述
8.2数据缓存概述
8.2.1数据缓存层次概述
8.2.2缓存技术的应用与发展
8.3数据缓存控制设计
8.3.1访存控制结构概述
8.3.2Load指令执行流程
8.3.3Store指令执行流程
8.3.4Load Store交织执行流程
8.4数据缓存预取技术
8.4.1数据缓存硬件预取原理
8.4.2数据缓存硬件预取结构
8.4.3数据缓存硬件预取模式

9章 重排序缓冲设计
9.1重排序缓冲的原理
9.2重排序缓冲的设计空间
9.2.1重排序缓冲的范围布局与对执行结果的存储
9.2.2重排序缓冲的条目与端口数量
9.3重排序缓冲运行示例
10章 高性能CPU设计实例:Intel P6微架构
10.1Intel P6微架构概述
10.2Intel P6微架构的流水线设计
10.3Intel P6微架构前端设计
10.3.1指令提取单元设计
10.3.2分支预测单元设计
10.3.3指令译码单元设计
10.3.4寄存器别名表设计
10.3.5分配器设计
10.4Intel P6微架构乱序执行引擎设计
10.4.1保留站设计
10.4.2重排序缓冲设计
10.4.3P6微架构乱序执行示例
10.5Intel P6微架构内存子系统设计

99999990532313396.jpg

发表于 2023-9-20 09:41:45 | 显示全部楼层
这是书籍推荐吗
 楼主| 发表于 2023-9-20 10:00:57 | 显示全部楼层
近一年来CPU初创的不景气,包括ZEKU解散,并不意味着CPU设计没了市场,恰恰相反,佐证了该方向的难度、门槛以及重要性。所以有志于此的同学们不必焦虑。

超标量超流水线这些概念已经出来很多年了,但国内真正有高性能乱序CPU设计hands-on-experience的相对而言仍是少数。完整呈现当下工业级高性能乱序CPU设计的中英文书籍较为稀少,此书有诸多不足,但仍可推荐感兴趣的同学阅读,相信能够有所收获。

CPU与GPU和NPU在设计思路上存在差异性,然而万变不离其宗,在现有的体系结构框架下,掌握好CPU的设计方法学,转而去设计其它处理器是不困难的。
发表于 2023-9-20 18:18:20 | 显示全部楼层
高性能超标量CPU_微架构剖析与设计.zip (8.13 MB, 下载次数: 383 )
高性能超标量CPU_微架构剖析与设计.z01.zip (25 MB, 下载次数: 403 )




补充内容 (2023-12-14 19:30):
下载后请将 高性能超标量CPU_微架构剖析与设计.z01.zip 改名为  高性能超标量CPU_微架构剖析与设计.z01, 即可正常解压。
发表于 2023-9-27 04:22:51 | 显示全部楼层
good good study
发表于 2023-9-30 06:33:36 | 显示全部楼层
请问如何解压 ??? 档名需更改吗 ???
发表于 2023-10-8 17:27:38 | 显示全部楼层
学习下 谢谢分享
发表于 2023-10-8 18:58:14 | 显示全部楼层
gooooooooood
发表于 2023-10-9 08:49:09 | 显示全部楼层
666666
发表于 2023-10-9 09:08:24 | 显示全部楼层
牛,谢谢分享
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-22 10:27 , Processed in 0.024050 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表