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[Video Tutorial] Simulating Verilog-A in Cadence

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发表于 7 天前 | 显示全部楼层 |阅读模式

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本帖最后由 hamorabi 于 2022-8-6 03:31 编辑

This video shows how you can simulate verilog-A in Cadence via (1) the command line, and (2) the graphical interface. The video is about 42min long, is in English, and focuses on the use of Cadence to simulate Verilog-A code and not on the Verilog-A language.

cadence_video.png
cadence_video_2.png

Simulating Verilog-A in Cadence.part6.rar

9.89 MB, 下载次数: 24 , 下载积分: 资产 -4 信元, 下载支出 4 信元

Simulating Verilog-A in Cadence.part5.rar

32 MB, 下载次数: 27 , 下载积分: 资产 -9 信元, 下载支出 9 信元

Simulating Verilog-A in Cadence.part4.rar

32 MB, 下载次数: 25 , 下载积分: 资产 -9 信元, 下载支出 9 信元

Simulating Verilog-A in Cadence.part3.rar

32 MB, 下载次数: 27 , 下载积分: 资产 -9 信元, 下载支出 9 信元

Simulating Verilog-A in Cadence.part2.rar

32 MB, 下载次数: 27 , 下载积分: 资产 -9 信元, 下载支出 9 信元

Simulating Verilog-A in Cadence.part1.rar

32 MB, 下载次数: 27 , 下载积分: 资产 -9 信元, 下载支出 9 信元

发表于 7 天前 | 显示全部楼层
Thank you very much.
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发表于 7 天前 | 显示全部楼层
一个普通视频搞这么多分卷,真有你的
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发表于 7 天前 | 显示全部楼层
thanks for sharing
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