[Video Tutorial] Simulating Verilog-A in Cadence

hamorabi · 发表于 2022-8-6 03:18:08

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本帖最后由 hamorabi 于 2022-8-6 03:31 编辑

This video shows how you can simulate Verilog-A in Cadence via (1) the command line, and (2) the graphical interface. The video is about 42min long, is in English, and focuses on the use of Cadence to simulate Verilog-A code and not on the Verilog-A language.

tom0626 · 发表于 2022-8-6 10:37:16

Thank you very much.

housen1993 · 发表于 2022-8-6 13:21:27

一个普通视频搞这么多分卷，真有你的

smrecnik · 发表于 2022-8-6 18:19:10

thanks for sharing

jw216 · 发表于 2022-10-31 15:45:55

谢谢分享

ShadowHunter · 发表于 2022-10-31 16:23:22

thanks!)

lans0625 · 发表于 2022-10-31 16:24:19

thanks

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