PLL系统数字部分时序约束

IC有我心

请教大家一个问题，看看大佬们遇到过没有？PLL系统，一个参考时时钟40MHz,另一个反馈时钟CLK2 50Mhz到30Mhz，CLK2是个变化的时钟。CLK1产生信号A， CLK2信号产生B，CLK2会使用A信号，CLK1会使用B信号。这样时序怎么约束？


时钟约束：
反馈时钟是变化的，这些两个时钟是有时序路径。
setup的检查，是取两个时钟的公倍数，这样在30MHZ -50Mhz，会存在有些频率，存在时序违例。
这样在PLL怎么约束？

西门村村

IC有我心 发表于 2022-8-2 18:59
能详细说一下吗？

clk_fb由于是反馈时钟，频率相位不确定，那么clk_fb与clk_ref按异步时钟处理，用set_clock_groups命令声明这两个时钟域相互异步，剩下的就是异步时钟域的数据同步处理，像这种多bit数据跨时域同步，需要用到fifo或者memory同步就行

西门村村

直接按2个异步时钟分析处理，然后数据做跨时域同步处理

IC有我心

西门村村 发表于 2022-8-2 16:01
直接按2个异步时钟分析处理，然后数据做跨时域同步处理

能详细说一下吗？