这真的好用吗??virtuoso XL 或laker L3 都有schematic driven layout , 连 windows 下 tanner ledit 也有” schematic driven layout “ . 但是约~7年前有让版图人员玩,他自己说要练习virtuosoXL . 结果自动排版来AREA很大 比人工排版 x 1.5 . 最后重新layout 浪费一堆时间..反正MPW 也还有时间拉. 看未来EDA 能否多加入些“AI” . schematic driven layout 只是辅助, 这类 给 电路图生成GDS 版图. 20 多年前就有过类似 siliconcompiler .就给Verilog code , logic synthesis 后直接调用STD_cell 去APR 出 chip . 但 根本很难用 .
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