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- 电子、计算机、物理、数学等相关理工科专业，硕士或博士学历
- 具备使用System Verilog进行RTL设计的经验
- 良好的Python/Perl/Tcl脚本编写能力
- 具备功耗优化相关知识
- 对RISC-V指令集、CPU体系架构、存储器分级体系有所了解将优先考虑
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发表于 2019-3-1 16:40:56
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