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[招聘] [招聘] 上海急招:数字验证工程师 薪水open,与欧洲大牛共事

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发表于 2018-10-31 15:09:52 | 显示全部楼层 |阅读模式

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Digital Verification
Job Description:

Creating test plan according to design spec.
Designing and developing verification environment
Creating UVM test cases
Creating code and function coverage report.

Requirement:
1.  Major in EE, CS or related, Master Degree with 3+ years or Bachelor with 5+ years working experiences in asic design or verification.
2.  Familiar with verilog and RTL design
3.  Familiar with System-Verilog and UVM verification methodology
4.  Familiar with script languages(perl,tcl,sh etc.) is a plus
5.  Good problem solving and communication skills
 楼主| 发表于 2018-10-31 15:11:19 | 显示全部楼层
数字 设计 数字验证岗位急招!
 楼主| 发表于 2018-11-1 09:54:10 | 显示全部楼层
顶一下!!!
 楼主| 发表于 2018-11-9 14:09:38 | 显示全部楼层
顶一下! 继续招聘
 楼主| 发表于 2018-11-9 14:10:38 | 显示全部楼层
有兴趣的速来~~~
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