新手求助，怎么使用hspice对verilog a 进行仿真

aliceww · 发表于 2018-5-4 12:01:49

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本人使用verilog a写了鉴频鉴相器的程序，想用hspice进行仿真，但是.sp文件不会写，在论坛里也没找到相关的资料，求各位大神指导或者有什么资料可以看的吗？

david_reg · 发表于 2018-5-4 19:45:35

用
.hdl 'path to verigla file'
调用va模块, 详细方法请看hspice文档. 在advanced simulation文档下有一章是 "using veriloga"

aliceww · 发表于 2018-5-5 08:38:02

回复 2# david_reg

这个我看了，但是它只有基本的格式之类的，我想问的是具体怎么加激励进行测试呢？

david_reg · 发表于 2018-5-5 10:54:47

va模块的调用类似于subcircuit, 比如一个va端口定义为
moudle va1 (in1, in2 )
调用时为
xdut vin1 vin2 va1
加激励为
vin1 vin1 0 ...
vin2 vin2 0 ...

fucka03 · 发表于 2018-8-26 13:57:56

學習了

jeffej · 发表于 2022-4-3 18:24:51

#4 is very good answer

[求助] 新手求助，怎么使用hspice对verilog a 进行仿真