【英伟达Nvidia上海社招】ASIC PD Engineer

Nvidia_Staffing

简历投递邮箱： nahu@nvidia.com咨询电话/QQ : 021-61041985/ 2604987025

要求：对timing感兴趣（3年以下经验不限, PD 或PR都行）或有一半以上经验在synthesis+STA上（3年以上工作经验）

We are nowlooking for an ASIC PD Engineer

ASIC PhysicalDesign team 的主要工作内容分为两大部分，芯片物理整合和时序分析及其修正。

这个工作有两个突出的特点

1. 接触面广。
有机会接触了解到从前端设计到后端流片的各个环节。

2. 有专长的知识，物理整合和时序分析需要对综合，网表质量检查，形式验证，芯片整体的物理需求有深入的了解。同时对静态时序分析，时钟结构的调整和优化，功耗的优化有深入的了解。 NVIDIA的芯片规模大，工艺先进。这给我们的工作带来了极大的挑战。对个人来说也有机会学习到最领先的芯片设计知识和方法。

做为ASIC-PD的成员，我们和IP设计团队，DFT团队，PR团队，Library团队通力合作完成从RTLfreeze到tape out的芯片实现。高品质按计划完成芯片网表的release，constraint的release，各模式各层次各corner的时序分析修复以及signoff是工作的重点。同时对流程的优化和改进，对新工艺的研究和使用是另外一个核心内容。在这个团队里，我们会面临最有挑战的芯片设计问题，技术能力，交流沟通能力，以及团队合作解决复杂问题的能力都能得到充分的发挥和提高。

不同于其他的海外团队，Shanghai ASIC-PD 团队是全球团队中的核心成员。已经独立完成了多块芯片的物理整合和时序分析。技术水平在全球团队中处于领先地位。

What you’ll be doing:

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Chip integrationand netlist generation

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Synthesis

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Netlist qualitycheck

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Formal Verification

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Constraintscreation and validation, timing budget.

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Co-work with PRengineers to implement chip partition and floorplan

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Work in conjunctionwith RR engineers to achieve timing closure for both partition and full chiplevel

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Achieve specialtiming closure, such as io, test, clock etc.

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Function ecocreation

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Develop and enhanceentire timing closure flow from frontend (pre-layout) to backend (post-layout)

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Flow automationdevelopment

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Methodology in anyof above areas.

What we need to see:

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BSEE, MSEE ispreferred

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Project experiencein IC design implementation

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Courses taken incircuit design, digital design

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Hand-on experiencein EDA software from Synopsys (DC/PT/Formality), Cadence (LEC) is preferred

Ways to stand out from the crowd:

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Proficient user ofPerl or TCL is preferred

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Excellent Englishcommunication skill