模拟版图Layout

jj_seu

Analog Circuit Layout DesignEngineer（Serdes Layout）@上海
北京

简历发 [url=mailtoffer@hi-talent.net]offer@hi-talent.net[/url]  

Description:

1. Full custome analog layout/verificationand RC extraction.

2. Perform block level layout. Conductphysical verification (DRC and LVS using Cadence tools).

3. Team work with analog designers,optimize layout.

Qualification:

1. Bachelor or above degree with 3 yearsexperiences in CMOS IC full-custom layout.

2. Experiences in Mixed signal/analog/highspeed layout，SerDes、ADDA、PLL，etc.

3. Familliar with layout skills andknowledge is must.

4. Good teamwork/communication/positive ismust.

5. Familiar with Cadence IC layout andverification tools

6. Having massive IP block experience

7. Familiar with 0.18/0.13/0.09/0.065/0.04um CMOS process and design rule is a plus.

8. Familiar with ESD/Latch up/antenna andrelated layout solutions is a plus.

9. Familiar with rule deck is a plus.

模拟版图Layout@上海
北京

简历发芯得 [url=mailtoffer@hi-talent.net]offer@hi-talent.net[/url]        

职位描述：

1. 基于CMOS模拟IC的版图设计，负责模块或者整个芯片的布局规划、版图绘制、验证优化

2. 主要涉及 SerDes、ADDA、PLL等领域

岗位要求：

1 微电子类相关专业，熟悉linux

2 2-3年(以上更好)模拟版图设计经验，熟悉芯片制造流程

3 熟练使用 Virtuoso/Laker/Calibre 等软件

4 有良好的团队合作精神，开放的学习态度

有以下经验优先考虑

4 熟悉 LVS、DRC、PERC 等rule 编写

5 熟悉shell、perl、tcl、python等脚本语言

6 良好的英语沟通能力

7 TSMC、SMIC 工作经验，熟悉工艺

Best Regards

Jane.Jin 金娟

Principal Consultant & General Manager @ Hi-Talent Consulting Co.,Ltd.

上海芯得企业管理咨询有限公司

上海芯相会企业管理咨询有限公司

Mob:            18502155252

E-Mail:         Jane-Jin@hi-talent.com

微信：       xinde_jane

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