DesignCon2015论文:Xilinx DDR4 DoE 仿真和测试

liewluping · 发表于 2015-3-5 16:19:05

您需要登录才可以下载或查看，没有账号？注册

x

Ultrascale FPGA DDR4 2400

Mbps System Level Design

Optimization and Validation

Thomas To, Xilinx Inc.

作者也是在Intel 工作的，先跳到Nvidia ，然后又到Xilinx，看来intel有段时间SI团队不稳定。

FPGA的一个特点是IO电容比一般的ASIC 要大，因为要兼容多种电平标准。但没给出具体的数值。

使用DoE方法分析一个DDR4 通道，设计参数如下：

文中提到控制器引入了预加重和均衡功能，以分别补偿写和读的眼图，不确定是否用在Xilinx新发布的器（http://www.xilinx.com/products/technology/ultrascale.html）。

然后详细描述了DDR什穆图的生成过程，采用预先设定的测试码型，分别扫描DQS 不同位置（5ps 步长？）和VREF（MR6 寄存器）获取。

luxifaweifeng · 发表于 2015-3-6 16:28:38

感谢分享资料，谢谢！

luxifaweifeng · 发表于 2015-3-6 16:53:35

感谢分享资料，谢谢！

luxifaweifeng · 发表于 2015-3-6 16:55:20

感谢分享资料，谢谢！

qingkong0710 · 发表于 2015-3-8 14:54:20

好资料

jimcmwang · 发表于 2015-4-9 15:26:20

7_WE2Paper_UltrascaleFPGADDR42400MbpsSystem.pdf (1.59 MB)

hungkuochiang · 发表于 2015-5-15 11:24:38

好資料~感謝分享~~

markhorrow · 发表于 2015-5-17 14:30:59

非常感谢提供！

cht0819 · 发表于 2015-5-19 11:07:27

thank you for your sharing

jcwater · 发表于 2015-6-15 00:27:46

感謝分享～～

[资料] DesignCon2015论文:Xilinx DDR4 DoE 仿真和测试