一直无法在modelsim的仿真

shengroy0911 · 发表于 2013-9-23 16:56:38

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一直出现以下错误-------------------------------------------------------------
# Top level modules:
#
tb
#
# vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs="+acc" testbench
# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=\"+acc\" -t 1ps testbench
# ** Error: (vsim-3170) Could not find 'D:/project/Quartus/dds II/simulation/modelsim/rtl_work.testbench'.
#
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./top_run_msim_rtl_verilog.do PAUSED at line 13

各位大爷求解

zhaoyuxi · 发表于 2013-10-9 12:01:10

我也遇到同样的问题，求大神们解决！！

zcs841017 · 发表于 2013-12-8 12:51:20

在modelsim中新建工程，把源码和testbench放到modelsim的工程里编译后仿真，当然也要编译需要用到的库。试试看

zhangkangdouble · 发表于 2013-12-26 14:54:52

顶一个

qianwei4712 · 发表于 2013-12-28 13:00:34

添加需要用到的库文件

hahawu · 发表于 2013-12-29 11:51:35

希望是好东东!

一直无法在modelsim的仿真

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