一篇对DDR 的时序讲解得十分之精彩及详细的文章,可惜只有英文版

exclaim · 发表于 2009-12-14 23:04:42

感謝分享好資料~

wishness · 发表于 2009-12-15 10:21:59

using different grades and thicknesses of FR4. Interconnect configurations ranged from singleboard
designs to systems of two daughter cards mating to a backplane through high-speed electrical
connectors.

birdylee · 发表于 2009-12-23 16:40:37

thanks

syncom · 发表于 2009-12-23 19:14:40

謝謝分享！

qwfy007 · 发表于 2009-12-24 08:52:23

正需要呢。谢谢！

hnunis2008 · 发表于 2009-12-24 13:22:26

1# fluxischarge kan kan

jacksting · 发表于 2009-12-27 16:39:42

Micro杂志一篇比较的文章罢了

nigolaskaiqe · 发表于 2009-12-30 23:37:40

器，存储周期需要100ns～200ns，在每次进行存储访问时，处理器都需要等待存储器将数据准备好，或者等待数据写入成功后才能继续执行，这样CPU更多的时间是处于等待状态。高速缓冲存储器（cache）和写缓冲区（write buffer器，存储周期需要100ns～200ns，在每次进行存储访问时，处理器都需要等待存储器将数据准备好，或者等待数据写入成功后才能继续执行，这样CPU更多的时间是处于等待状态。高速缓冲存储器（cache）和写缓冲区（write buffer器，存储周期需要100ns～200ns，在每次进行存储访问时，处理器都需要等待存储器将数据准备好，或者等待数据写入成功后才能继续执行，这样CPU更多的时间是处于等待状态。高速缓冲存储器（cache）和写缓冲区（write buffer

active763 · 发表于 2009-12-31 00:12:07

thanks!

jmgao2 · 发表于 2010-1-7 01:08:08

good,look



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一篇对DDR 的时序讲解得十分之精彩及详细的文章,可惜只有英文版

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