[转载]打破平面IC設計舊思維 TSV引領3D IC新浪潮

浣小

不同於過去晶片設計的二維思考模式，矽穿孔(TSV)技術係採三維(3D)堆疊方式進行開發，
可縮短每層晶片間的內部連結路徑，提升訊號傳遞速度，並降低雜訊與功耗；同時，也可實
現更多異質功能整合，滿足未來行動裝置輕薄且多功能的嚴苛要求。
積體電路(IC)在1958年由德州儀器(TI)的Jack Kilby發明以來，技術與效能飛躍進步。1990年
代，半導體產業開始掀起系統單晶片(System-on-chip, SoC)技術熱潮，藉由在單一晶片上整
合邏輯、記憶體、運算與其他功能的電路，提供具備系統層級整合(System-Level
Integration, SLI)概念的晶片解決方案，以減少系統中晶片使用的數目，成為當今IC設計概
念的主流技術。
摩爾定律能否持續靈驗備受關注
英特爾(Intel)的共同創辦人Gordon Moore在1965年發表後來被稱為摩爾定律(Moore's Law)
的論文，其大意是在相同面積IC上的電晶體數目，每隔18個月或兩年會增加一倍，這也代表
著IC的效能倍增、單位成本卻減半。40多年來，摩爾定律有如預言般，神奇地，也幾乎準確
地預測IC產業製程技術不斷推陳出新的時間與速度。但當半導體製程進入奈米(nm)世代
後，光學微影(Optical Lithography)、耗電(Power Consumption)等的技術瓶頸愈來愈難，摩
爾定律能否持續有效，備受質疑，各種摩爾定律將要中止的預測，有從技術面者，也有從經
濟面者，時有所聞；中止時間，有2～3年內者，也有10餘年者，不一而足。
SoC發展面臨瓶頸　SiP趁勢興起
隨著SoC製程技術從微米(Micrometer)邁進奈米的快速演進，單一晶片內所能容納的電晶體
數目將愈來愈多，同時提升SoC的整合能力，並滿足系統產品對低功耗、低成本及高效能之
要求。然而，當半導體製程進入奈米世代後，SoC所面臨的各種問題，也愈來愈難以解決，
如製程微縮(Scaling)的技術瓶頸及成本愈來愈大(圖1)、SoC晶片開發的成本與時間快速攀升
(圖2)、異質(Heterogeneous)整合困難度快速提高、產品生命週期變短，及時上市(Time to
Market)的壓力變大。
在此情形下，系統封裝(System-in-Package, SiP)技術有了發展的機會。一般而言，SiP具有
包括微型化(Miniaturization)、可異質整合(Heterogeneous Integration)、可降低系統板成
本、可縮短產品上市時間，以及可提升產品效能等優點。
然而，儘管SiP有很多優點，但也碰到五個艱困的難題。首先是已知良裸晶(Known Good
Die, KGD)的貨源及管理問題；由於電性探針測試(Circuit Probing)有其困難度，並不是擁有
IC成品的供應商就能提供KGD，尤其對使用非互補式金屬氧化物半導體(CMOS)技術的產品
如類比射頻(Analog RF)等IC更為困難。KGD難免碰到製程轉換或停產問題，可能迫使SiP中
途更換KGD。其次，晶片/封裝/基板(Chip/Package/Board)協同設計與協同模擬(Co-design
and Co-simulation)技術複雜度與困難度，隨著SiP內整合的晶片越多，與傳輸速度的提升日
益升高。第三個問題是散熱(Thermal Solution)的部分，晶片愈多，封裝內空間愈窄，散熱
問題愈不容易解決。此外，還有良率(Yield)與不良品分析(Failure Analysis)的問題，由於SiP
整合進來的晶片愈多對於良率的挑戰愈高，不良品分析變得更複雜。最後是效能方面，SiP
在速度、頻寬與功耗等效能上仍略遜於SoC，其主要的原因在於晶片與晶片的金屬連接會有
額外的阻抗而造成速度延遲，另外各個晶片又有各自獨立的電源需求，不易省電。
IC整合技術從平面朝向立體
由於SoC與SiP各有所長，可彼此相輔相成，彌補各自的短處，但畢竟難以全方位盡善盡美
的符合各種不同需求，因此半導體業者也開始思考革命性的解決方案。人類生活的需求，一
向都會催生新科技(圖3)，就以最近相當熱門的智慧型手機(Smart Phone)而言，基本上可看
到消費者對於手機要有整合性功能、易於連結網路、輕薄短小方便攜帶，以及價錢合理等市
場需求。