每日一题1026

vipjph · 发表于 2012-10-26 21:17:23

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本帖最后由 vipjph 于 2012-10-29 20:56 编辑

1、What would you do in order to not use certain cells from the library?
如何禁止使用库里面的某些单元？

2、During the synthesis, what type of wire load model are often used?
做RTL综合时，经常使用的wire load model有哪几种？
注意：问题是wire load model，不是wire load mode，也不是delay model

欢迎大家积极谈论，答案稍后揭晓，参与讨论者，信元送上。
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1、set_dont_use
   set_dont_touch
2、1）zero wire load model
   2）基于fanout的传统 WLM
   3）基于物理位置（距离）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra Topographical

nuaacym · 发表于 2012-10-26 22:55:33

对固件不是很熟悉，所以有些提不起兴趣

Roger_zrg · 发表于 2012-10-27 00:17:12

set_dont_use

auto_wire_load_selection

转身过人gy · 发表于 2012-10-27 15:36:12

。。。。。。。。

duray · 发表于 2012-10-27 15:38:50

做模电的飘过，表示对数字电路的知识不懂~

xuzhonglong · 发表于 2012-10-27 16:45:44

很好，呵呵，顶起

troy198901 · 发表于 2012-10-27 22:44:22

关注一下，最近在学习FPGA

须臾仙光 · 发表于 2012-10-27 23:28:05

关注一下，最近在学习FPGA

lixkun · 发表于 2012-10-28 09:23:44

看看！

drose · 发表于 2012-10-28 15:25:52

piaoguo

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