不错的香港科技大学的资料

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1.3: MDAC design considerations - Capacitor matching/linearity

From equations (3.1)-(3.3) it is clear stage gain is determined by the ratio of capacitors C1 and C2.  Thus to ensure a gain which is at least 10-bit accurate, C1 and C2 must match to at least 10-bit accuracy or within 0.1% for the first stage in the pipeline.  To obtain at least 0.1% matching a high quality capacitor such as a Metal-Insulator-Metal (MIM) capacitor must be used.  If properly designed in layout, MIM capacitors can achieve matching between 0.01-0.1% [5]. MIM capacitors however are often unavailable in purely digital processes, necessitating alternative capacitor structures.  Alternatively metal-finger capacitors, which derive their capacitance from the combination of area and fringe capacitance between overlapping metal layers can be used in digital processes to achieve sub 0.1% matching.  Metal-finger capacitors however can have large absolute variation (>20%), thus require a conservative design approach.  Alternatively a digital calibration algorithm can be employed to significantly minimize mismatch-induced gain errors (and finite opamp gain errors) [6], [7], [8], [9].  Due to additional design complexity, calibration schemes are beyond the focus of this dissertation.  We note however that calibration techniques are emerging as essential approaches for high-resolution pipeline ADCs due to the relaxed accuracy constraints afforded.

In addition to capacitor matching, it is essential the ratio of capacitors C1 and C2 be linear for the desired input range to minimize harmonic distortion.  Thus non-linear parasitic gate capacitance (MOS-caps), or other active capacitors should be avoided for C1 and C2 in high precision pipeline ADCs.  Passive MIM, and metal-finger capacitors are linear well beyond the 10-bit level, thus are typically used.

The MDAC shown in Fig. 2 is a popular MDAC architecture, as the capacitor sizes of C1 and C2 are equal.  Since C1=C2, identical layouts can be used for C1 and C2 - maximizing layout symmetry and hence maximizing accuracy.  As MIM capacitors only have a marginal matching for 10-bit accuracy, a high degree of capacitor matching is essential to minimize INL/DNL errors.  Another advantage of the architecture of Fig. 2 is a high beta value (feedback factor), which maximizes the bandwidth of the closed loop system [10].

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很多都是折中啊
反馈系数减小 但是需要的精度也小了
2.5bit对于比较器要求高 layout要求高
1.5bit复用很容易
总的说来1.5bit容易 而且鲁棒
前面都说了 p.r.gray组的学生的paper
看过了就差不多了
D.cline
T.cho
Abo, A.M 这哥们据说在telegent 呵呵
现在流行第一级2.5b/s，后面的电路要么都是1.5b/s，或者都是缩小的2.5b/s
看追求什么了
功耗面积性能
如果做接近极限性能 比如200M+ 10bit 估计还是1.5b/s
如果做30-40M 10bit 2.5bit/s 再复用的话 功耗面积估计都不错
前几天不是说第一级要多bit才是提高性能的关键么？
那是高精度的要求(14bit)
那是12bit以上
匹配限制性能的时候
不同情况 还是根据实际情况决定吧
Gray, ADCs are things companies should work on. I am sure if you are to build  
ADCs, the first 2 or 3 chips won't work perfect, but when you build the 4th an
d 5th, it is going to be world class ADCs. It depends on how much experience y
ou have. The most common difficulty for people who want to work on analog is t
hat analog is something you can't learn from textbook. Robert Wildlar, A. Paul
  Brokaw, Barrie Gilbert, Bob Dobkin, all these good designers don't even have  
master's degree, but they are/were the cleverest designers. So you just go ahe
ad and join a company and build ADCs, and 2 years later, your design would sho
w up on ISSCC. Don't feel hopeless after you have a look at 2004. The reason w
hy we don't have good designers in China is because we don't have real people  
build real chips, and this hands-on experience is essentially what engineering
  is. All the attempt to learn from books, papers, school lectures would fail,  
but once you design some real chip, you will be a good designer. If you think  
you can fight with those people in ISSCC by reading papers and textbooks, then you will
  stay hopeless for your whole life.  
  
Some people could build chips up to 14,15bit without any kind of digital trimm
ing is because they have a very careful layout and a very good matching proces
s. They could simple make the chip area bigger to improve matching. Since matc
hing is good, there is no error, there is no need to calibrate. Digital trimmi
ng stuff is attempt to build good analog with cheap transistors. Analog Device
s, TI, MAXIM they use good bipolar matching process with laser trimming to tri
m those chips. They have expensive transistors, so they don't need digital tri
mming if they don't want to.  
12-bit non-calibrating noise-immune redundant SAR ADC for System-on-a
研究了一下SAR，有几个问题不是很理解，想请教一下
  
1）SAR里的comparator offset。静态的offset按说是不影响整体线性的，动态的offset应该需要做到LSB/2以下。现在很多的高速SAR里都有redundancy来消除DAC settle精度的影响，按说这个offset应该也可以lump到DAC settle里，这是否意味着其实可以容纳相对>1/2 LSB的comparator offset呢？
  
2）关于redundancy，以我目前查到的资料来看，有sub-2 radix的，也有将移动比较器level来做补偿的。都觉得很难理解，有没有相对简单一点的描述？
  
3）ADI做到18bit，里头cap的mismatch完全就是靠一个一个系数的存，这样做到18bit觉得也很夸张啊。毕竟普通做个10bit都够呛...
  
4) ADI 的ISSCC2010 paper里，两级之间增益256/6和第二级电容比例8:1是怎么得出来的？
  
5）实际应用中，SAR的reference buffer在高速下应该也不好做吧....所以SAR号称的功耗优势是不是也没那么明显...
  
希望给解解惑，谢谢了。
一个10bit的sar adc, 电容mismatch最大为多少? 0.05%
pipelined ADC级间运放共享技术现在如何？
你要研究的ADC速度和精度要求如何？速度精度不高可以用。速度上100M，精度上12bit的话，慎用
多了额外的开关影响速度，多了记忆效应影响精度。
请教，在ADC中，对输入信号采样的时候，通常需要有一个单位增益输入缓冲器
  
请教缓冲器的结构:因为在采样阶段，需要对大的采样电容进行充电，会造成buffer的输出信号的distortion，请教如何选择buffer的结构减小由于接入电容引起的buffer输出的变化。
High DC Gain -> Feedback distortion Supresstion
开环闭环都有。闭环一般处理<100M信号带宽，适应于你对gain，offset等要求较高的情况，参看一些adc driver文章，很多。开环一般用follower，bipolar可以做到14bit以上精度和较大带宽，cmos可以到10bit左右，文章也很多。
Vref只要不动就行了，大一点小一点没有关系，不影响线性度，只是按比例增大缩小了。相当于尺子热胀冷缩了，会引起测量结果绝对值不准，但是尺子的间隔是相等的。只要不用于测量，就没人关系这个绝对值准不准。
  
我说的增益误差是由于电容失配引起的，比如放大2倍，但是电容比例不准，成了放大1.9倍，这个误差是稳定的，与信号无关。增益的非线性是由运放的有限增益、不完全建立等原因引起，这个误差与输入信号有关。
你们讨论的应该主要针对pipeline adc吧？因为没做过情况不清楚
对于sdm来说，不管是dt的还是ct的，用连续时间cmfb的都很多（ctdsm的基本上都是连续时间cmfb）。用开关电容cmfb的常见情况是电流比较小，用连续时间cmfb增益会掉比较多。
不过确实都是需要settle的，但这个一般还是不难做到的，因为相对来说cmfb的增益要求可以低一些
你说的没错
  
实际电路中，共模带宽往往要比差模带宽低，有的甚至低很多。原因在于，现在的电路速度要求越来越高，不可能给你足够的功耗来完成一个速度很低的ADC。 ADC的发展，速度越来越快，都上G的速度了，差模带宽都很难做到，更别说共模带宽了。  
这也是，现在连续时间是发展趋势，开关电容电路在高速高性能ADC中未来基本上会被抛弃。
除了军温为-55~125℃，工作温度范围更宽外，在设计时和民用芯片还有哪些差异需要考虑呢

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电路与系统主要研究电路与系统的理论、分析、测试、设计和物理实现，它既是沟通新一代电子器件和发展新一代信息系统之间的桥梁，又是微电子、信号处理、通信、控制、计算机乃至电力、电子等诸方面研究和发展的理论与技术基础，在电子与信息学科的发展中起着十分重要的作用。
　　本学科有一支年富力强、充满活力的师资队伍。现有教学和科研人员10人，其中教授3名，副教授6名。近五年来，该学科承担了国家自然科学基金面上项目五项、总装备部和信息产业部项目20余项。
　　主要研究方向包括数模通信电路与系统、微波电路与射频仿真技术、电路与系统设计、抗干扰理论与应用、测试及评估、高速集成电路信号完整性、通信网络技术、虚拟仪器与自动测量控制系统。
　　主要从业领域为：电路与系统及相关的交叉学科从事科研与教学工作、在与本学科相关的产业部门（如集成电路的设计与制造、家电设计与制造、电子元器件、通信、计算机技术的开发与应用、电子电路及系统的开发与维护等）从事研究和技术开发工作。

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微电子学与固体电子学是一门新兴的高科技学科，是国家重点发展的学科之一。微电子产业是与国民经济发展、人民生活水平提高、巩固国防密切相关的重要产业，是衡量一个国家综合国力的重要标志。
　　从事本学科研究的师资队伍共8人，其中教授2名，副教授3名。主要研究方向包括微电子机械系统及微集成传感器技术、集成电路与系统的设计、制造和测试、系统集成芯片设计方法学研究和应用、集成电路计算机辅助设计、半导体工艺/微电子薄膜及其在固态器件中的应用、微电子机械和集成传感器研究。

电磁场与微波技术学科研究的内容包括：电磁信号（包括高频、微波、毫米波、光波等）的产生、交换、传播、传输、发射、接收及散射等有关的理论和技术，信息（包括图像、语音、空间及传输媒体性能）的获取、处理及传输的理论和技术。其应用领域蕴含在国民经济、国防建设和人民生活的各个方面。
　　本学科拥有两个专业实验室，电磁工程实验室和电磁兼容实验室。是全国最早开始从事隐身与反隐身技术研究的实验室。在电磁辐射与散射测量、微波天线、计算电磁学、目标电磁特性、射频半实物仿真和微波测量系统研究方面在国内有相当的影响力，并处于领先地位。多年来，该学科在航空航天电子系统、大型毫米波紧缩场系统、毫米波辐射散射测量系统、射频仿真系统、电磁隐身与反隐身研究、微波通信技术等方面取得了一系列重大研究成果，处于国内领先或国际先进水平。该学科专业齐全，具有鲜明的航空航天和国防科研领域的特色。
　　本学科具有硕士和博士授予权，并设有博士后流动站。目前，该学科有在职教授4名、副教授6名、博士后4名、其他青年教师6名。
　　学科研究方向包括：通信和天线工程、计算电磁学与雷达目标特性、电磁散射与辐射测量技术、射频、微波与毫米波电路与系统、微波成像理论与技术、微波遥感理论与技术等研究方向。