夏宇闻老师的课件

hkliu · 发表于 2006-4-17 12:39:35

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flyfox · 发表于 2006-5-17 17:21:58

zy · 发表于 2006-5-19 19:54:20

顶！

liuhongflyfl · 发表于 2006-5-20 22:28:39

太好了

lg8082 · 发表于 2006-5-23 04:41:00

是个好东西

edisonye · 发表于 2006-5-23 19:43:19

谢谢啊！！！下了！！！

kejitongxin · 发表于 2006-5-26 15:26:41

好东东

powa · 发表于 2006-5-26 21:39:38

就这傻的书也叫座，从他的第一本verilog-HDL的书就知道他是一抄书能手，和Cadence的联机文档一点不差，连example都一样，还好多翻译错误

cadet1997 · 发表于 2006-6-1 15:45:42

谢谢楼主！！！

bensonli · 发表于 2006-6-10 01:28:44

夏雨闻其实是一个学术骗子，都是骗一些Verilog的初学者。
你拿夏雨闻书上的例子去仿真或者综合一下，漏洞百出，他根本就没有仿真过，还敢说结果完全正确。根本不能综合的例子，还写在可综合的代码例子中。

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