高速时钟输入调理

老农 · 发表于 2005-8-24 16:57:51

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各位朋友，请教一个问题：外接输入时钟信号为100MHZ，0dBm（合0.225V），现将其转换为TTL/CMOS兼容电平，输入FPGA。由于使用在AD电路中，对时钟信号品质要求较高。能否提供一个解决方案，满足时钟信号输入功率并保证时钟信号品质要求。一个方法使用RF变压器和差分驱动器，如MC10EPXX系列。有哪位有具体设计经验，请指教！

紫云 · 发表于 2005-9-5 20:10:26

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