bandgap测试结果离散性很大，请各位大神支招

2008ql

最近流了一款带隙基准，输入10V，输出1.2V电压，P/NMOS采用的是高压MOSFET(没有monte carlo model)。


后仿在各个corner下，输出在1.2V+-30mV范围内；


但是测试结果很不理想，测试了10颗：有一颗1.0V，3颗1.4V，1颗1.35V，其余在10%以内（测试环境：室温）；


测试结果离散性很大；请各位大神支招。

spare01

   

grfly 发表于 2017-1-15 16:30
Hi, 我是KK;
从你的电路架构来看，左边产生IPTAT电流(Vt*lnN)/R2，右边产生CTAT电流(VBE/R1)，然后两路电流 ...

请问为什么"share NWELL的方式来画，bipolar的beta值会发生变化?"，另外想请教一下beta值变化的影响是不是导致VBE不准？

peterlin2010

for BCD design

rail-rail LDMOS OPA design


p-input pair : 5v pmos  + cascode ldpmos .
ldpmos gate =36-5v =31v


n-input pair : ldnmos + 5v nmos ,  ldnmos gate use 5v clamp



bcd design , ldpmos usually zener diode clamp .
some use zener + ldnmos for simple clamp voltage  (not capless LDO ..)  

2008ql

多谢各位的解答，目前bg改成中压方案，mc好多了。

peterlin2010

   

请问55nm工艺如何可以玩高压输入阿?好好奇
xiaowanzi88 发表于 2017-2-4 15:49

                               
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UMC  55nm 1.2V 6V ±16V

HLMC's 55nm high voltage process

xiaowanzi88

请问55nm工艺如何可以玩高压输入阿?好好奇

peterlin2010

   

最近流了一款带隙基准，输入10V，输出1.2V电压，P/NMOS采用的是高压MOSFET(没有monte carlo model)。


...
2008ql 发表于 2017-1-14 22:34

                               
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55nm 的高压MOS 耐多高压?
还是这是BCD ?

   

你电路
bandgap

是TRIM 后还分布很大吗??

1.
一般offset 多来自mos match , vth offset ..高压mos
耐 40v 光 offset 就几百mv

高压PMOS 串低压 pmos ,. 一般如果
如 40v vgs
厚oxide 1000A , offset 很大都须要使用 5V Pmos 改善,

但是 5v pmos well要隔好

2.
Nmos部分先看是否有
isubmodel , vds高到某些地方
有 substrate current , 还有一般
cascade使用q5 q4 都跟NMOS同一个你怎会 Q5一组Q4一组?
你有10V 电压没要求低电压动下, 串 2 nmos 拉高 psrr 还可以

3.
Start up 你应该简化吧?
一般都会确定VBG 起来后才真的关掉 start up 如果单靠 RC 不是很靠普的 .

4.
Mos L 得大才会 match 好一般
都 L > 8~10um

kidd_han

sorry，没注意到高压没有蒙特卡洛模型。。
高压器件的匹配是不太好的。bandgap离散大有可能是这样造成的。
可以考虑用高压做一个粗糙的低压电源，在这个电源上用低压器件做bandgap。

kidd_han

fab提供蒙特卡洛的模型的话，就跑跑看，是否和实际生产的数据匹配。
如果数据匹配，那就说明mismatch没设计好。
不匹配的话再分析，应该是其他原因造成的。

mikeppq

回复 27# 黄礼茉

通常是高压nwell做ring，和n型埋层一起接高电位构成隔离。建议看它的cross-section。