古老的PCIE4.0续集

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对于板载PCIE链路需要按照PCIEBase Spec的要求进行设计。

PCIE的链路总体可以分为两部分即系统板（如果链路中含有riser卡，则该卡也要算在系统板中）+AIC卡，如下图：

                               
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[url=]注意：TX[/url]的AC电容是靠近发送端，在系统板上；

          RX的AC电容是靠近接收端，在AIC卡上；

(1)    电性能裕量

l AC电容

PCIE 链路中的AC电容主要是用来隔直，避免叠加直流电压导致PN信号的偏置，具体电容值的选择详见《PCIE Base Specification》，而由AC电容本身引入的信号衰减及抖动则需要根据AC电容安装位置（系统板orAIC卡）加到小系统本身的通道裕量中，另外，[url=]在一些比较精细的裕量估算中，[/url]AC电容安装导致的寄生参数也需要考虑在通道裕量中。

l 插入损耗

插损是一种电压传递函数，通常是为了能得到满足要求的眼图而需要达到的无源指标之一。

                               
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传输速率是16GT/S的场景下，AIC卡的插损要求是8dB@8GHZ，数据来自于4.7.10章节；

上表中的插损预算值考虑了幅度损耗、串扰（近端+远端），也包含了末端端接50ohm的情况下，链路上的阻抗不匹配的影响，这也就要求我们在设计前期进行裕量评估的时候，因为大多只通过走线长度评估传输损耗，因此，给串扰、阻抗不匹配导致的IL恶化留出一些裕量就变得尤其重要，避免长度临界导致在后仿中裕量超标。例如，对于1.25GHZ的信号，我们会为串扰和反射留出5.2dB的裕量，那么纯插损要求就变成了[url=]LAR = 1.4 dB; LAT = 1.8 dB; LSR= 6.2 dB; LST = 6.6 dB.[/url]

Guard band行是对链路通道插损保留的裕量，例如系统板和金手指适配的过程中发生的附加损耗。[url=]而总损耗[/url]13.2dB、9.2dB是在没有去加重的情况下的插损要求。

对于系统板IL：

TX方向：插损包括从发送端PKG+AC电容+传输线损耗（包含换层孔）+AIC卡连接器（包含金手指）；

RX方向：插损包括从AIC卡连接器（包含金手指）+传输线损耗（包含换层孔）+接收端PKG；

对于AIC卡IL：

TX方向：插损包括从连接器PAD+传输线损耗（包含换层孔）+接收端PKG；

RX方向：插损包括从发送端PKG+AC电容+传输线损耗（包含换层孔）+连接器PAD;

l 差分对内skew

差分对对内skew会导致共模信号的产生，从而带来EMI风险，AIC上的差分对对内等长需要小于2.5mil，系统板上的差分对对内等长需要小于5mil；

l 差分对阻抗

对于数据速率是5GT/S场景，数据信号的阻抗需要在68ohm~105ohm范围内；

对于数据速率是8GT/S场景，数据信号的阻抗需要在70ohm~100ohm范围内；

对于数据速率是16GT/S场景，数据信号的阻抗需要在72.5ohm~97.5ohm范围内；

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部分图片鉴于文章大小限制未上传，如若影响理解，可以查看微信公众号crystalBai

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