为何PLL相噪曲线在10M总有一个相噪尖峰而且高频相噪急剧恶化

清水湾de吃货 · 发表于 3 天前

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本帖最后由清水湾de吃货于 2025-1-28 09:22 编辑

PLL工作频率490Mhz，参考频率10Mhz 分频比49 Kvco 140Mhz
电阻设计 R=9210 C1=129p C2=10p
已知VCO freerunning在1Mhz的相噪为-129dbc/hz
屏幕截图 2025-01-28 021752.png

为何PLL闭环后1Mz的相噪仅有-89dbc/hz
且10M处有一个尖峰无法消除，是否为spur
尝试换了几个CP结构都无法消除这个尖峰

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清水湾de吃货 · 发表于 3 天前

电荷泵为120uA

亻可白 · 发表于 3 天前

和你cp没有关系，是你参考频率的spur，你参考时钟为10MHz，那在边带的表现形式上肯定是在10MHz频偏处表现出来，除非你改变你的参考时钟频率

清水湾de吃货 · 发表于 3 天前

亻可白发表于 2025-1-28 14:43
和你cp没有关系，是你参考频率的spur，你参考时钟为10MHz，那在边带的表现形式上肯定是在10MHz频偏处表现出 ...

那1M相噪只有88dbc也是因为离参频率很近吗

清水湾de吃货 · 发表于前天 08:28

而且我看有的人同样用的是10M的参考频率，为什么他们的pll相噪就没有这个尖峰呢，是因为他们的lpf把spur抑制得很好吗？

a164460028 · 发表于前天 13:06

请教一下pll的相位噪声在virtuoso里面怎么仿真的？pss+pnoise吗？

清水湾de吃货 · 发表于前天 20:47

a164460028 发表于 2025-1-29 13:06
请教一下pll的相位噪声在virtuoso里面怎么仿真的？pss+pnoise吗？

对的，pnoise

zj5852761 · 发表于前天 23:24

锁相环的带宽再小一点试试看呢，感觉环路没抑制住电荷泵的高频噪声

清水湾de吃货 · 发表于昨天 01:23

zj5852761 发表于 2025-1-29 23:24
锁相环的带宽再小一点试试看呢，感觉环路没抑制住电荷泵的高频噪声

我也感觉是这样，但调小带宽就无法pss收敛了

所以我尝试改大参考频率为10M 然后带宽为1M看高低频
得到如下结果

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由此可见VCO闭环带宽不知什么原因比开环下降30dbc
我打算换一种结构的vco看看怎么样

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