cadence C617 virtuoso 版图报错

呼哈啦 · 发表于 3 天前

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我画了一个SRAM单元的版图，DRC和LVS都过了。现在把他们拼成一个阵列报了如下的错误，请问如何处理。

pumpkin777 · 发表于 3 天前

画一些P-well/N-well？

acrofoxAgain · 发表于 3 天前

ptap太少，看看针对存储器有没有更宽松的规则，没有的话，需要增加ptap，两个ptap之间的距离控制在70以内。

Quinn714 · 发表于前天 10:31

可以去看下design rule，看下这个latch up的错误是怎么介绍和应该怎么避免

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