对小数分频PLL中高阶MASH-DSM进行综合时如何设置系统时钟

户下之羽

请问各位大佬，自己目前在做一个小数分频PLL(数模混合型)，模拟这边已经画完了，前仿(联仿)tt-corner功能正常，模拟部分后仿tt-corner也正常。但是DSM这边在进行时钟综合时让我犯难了，因为DSM这边的时钟是分频器(Fdiv)输出耦合进来的，那么在刚开始起振的时候，Fdiv在virtuoso的仿真中明显会比参考频率(Fref=8MHz)高不少，Fdiv的两个上升沿之间的最小间距(周期)为大概39MHz。除此之外，由于DSM型的小数分频PLL是通过不断变化整数分频比，在一个长周期内分频比的平均值等于输入的小数分频值，因此该系统实际上应该看作没有锁住的状态(锁了但没完全锁)对应Fdiv的两个上升沿间隔在这个"相对稳定"的状态下也会跟着变，大概是8-12MHz范围内变化。总结为以下几个问题：
1.DSM我打算拿自动布局布线的数字IC流程做，那么在使用S家dc_shell时我该如何设置DSM所需系统时钟的周期呢？(当然如果有大牛知道如何设置skew、latency这些也希望能一并教教我）

2.在模拟后仿过程中我试图拿verilog-functional的DSMsymbol同calibre(analog)进行联合仿真，发现AMS仿真器下怎么跑都会出问题，但前仿联仿时拿schematic(analog)+functional(digital)仿真就没问题，请问有哪些因素可能会导致发生这种情况？目前解决方案是先去DC综合后拿到一个网表(clk暂时设置的是36/0.8=45MHz)，再拿网表转原理图，用spectre进行calibre(analog)+schematic(digital)的联仿，在这种环境下tt-corner就没问题了，使用的是IC617和INCISIV15.2。

希望各位大神路过可以帮忙看看，不胜感激！

户下之羽

附件为我dc_shell综合时限制内容的部分脚本